Identyfikator artykułu: 000085107 Typ materiałów: Rozwiązywanie problemów Ostatnia zmiana: 11-09-2012

Dlaczego avl_ready detwierdzenie roszczeń po otrzymaniu prośby o odczyt lub zapis?

Środowisko

  • Intel® Quartus® II Subscription Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Opis

    Korzystając z kontrolera szybkości kwartalnej DDR3 UniPHY, można zauważyć, że avl_ready znika natychmiast po zgłoszeniu żądania odczytu lub zapisu. Prowadzi to do niskiej wydajności odczytu i zapisu kontrolera.

    Istnieje znany problem z kontrolerem szybkości kwartału, w którym potwierdza on avl_ready w wyniku polecenia seryjnego o rozmiarze serii większym niż jeden. Kontroler de-potwierdza avl_ready dla jednego cyklu obiegowania kolejki poleceń Avalon.

    Rozdzielczość

    Obejście polega na wykorzystaniu rozmiaru serii jednego do osiągnięcia maksymalnej wydajności lub wykorzystania większego rozmiaru serii, takich jak 32 lub 64, w celu zminimalizowania skutków jednego cyklu zmian.

    Ten problem zostanie naprawiony w przyszłej wersji oprogramowania Quartus® II.

    Podobne produkty

    Ten artykuł dotyczy 8 prod.

    FPGA Stratix® V GT
    FPGA Stratix® V GX
    FPGA Stratix® V E
    FPGA Stratix® V GS
    FPGA Stratix® IV GT
    FPGA Stratix® IV GX
    FPGA Stratix® IV E
    Stratix® III FPGA

    Potrzebna pomoc?

    Skontaktuj się z działem pomocy technicznej

    Zastrzeżenie

    1

    Publikowanie treści i wykorzystanie zawartości tej witryny podlega Regulaminowi witryny Intel.com.

    Materiały zawarte na tej stronie są tłumaczeniem z języka angielskiego, wykonanym częściowo przez człowieka, a częściowo automatycznie. Materiały te są udostępnione dla Twojej wygody i należy je traktować jedynie jako ogólne źródło informacji. Nie ma jednak gwarancji, że są one kompletne bądź poprawne. Jeśli istnieje jakakolwiek rozbieżność między wersją angielską tej strony a jej tłumaczeniem, wersja angielska jest wersją obowiązującą i ma rozstrzygające znaczenie. Wyświetl anglojęzyczną wersję tej strony.