Możliwe jest stworzenie różniczkowego interfejsu we/wy w Stratix® brzegach urządzeń II poprzez wdrożenie dwóch jednokrotnych pinów we/wy.
Altera® zaleca wdrożenie wszelkich standardów różniczkowych psuedo za pomocą istniejących par różniczkowych pinów (tj. LVDS i CLK). Powodem jest to, że te piny mają bardziej restrykcyjną przewagę niż standardowe piny we/wy, które nie różnią się od różnicy.
Wyjście można by po prostu skonstruować poprzez przekierowywanie sygnału do dwóch rejestrów wyjściowych (po jednym w każdym zróżnicowanym pinie IOE) jeden rejestr z zegarem taktowanym prosto z zegara, a drugi poza inwizją zegara.
Dane wejściowe są takie same, należy użyć pary różniczkowych pinów, ale używane są tylko dodatnie dane wejściowe polaryzacji. Innymi słowami w projekcie wymagana jest jedynie inwersja pinu, natomiast inwersja jest zastrzeżona, gdy przypisany jest różnicowy standard we/wy. Jakiekolwiek dane wejściowe będą wykorzystywać jedynie sygnał dodatni i są wymieniane na V EMPATIĘ (która jest nadal wymagana).
