Identyfikator artykułu: 000085164 Typ materiałów: Rozwiązywanie problemów Ostatnia zmiana: 29-11-2012

Jaka jest "minimalna specyfikacja timingu szerokości impulsu" globalnego sygnału resetowania kontrolera UniPHY?

Środowisko

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Opis

Globalny resetowanie w kontrolerze UniPHY jest podłączony do portu PLL Areset. Dlatego pll areset port minimalna szerokość impulsu (t PULSESET) dla twojego urządzenia będzie minimalną specyfikacją timingu szerokości impulsu.
Na przykład t LOGICZNY ZESTAW dla urządzeń Stratix® IV i Stratix® V to 10n.

Podobne produkty

Ten artykuł dotyczy 7 prod.

FPGA Stratix® IV E
FPGA Stratix® IV GT
FPGA Stratix® IV GX
FPGA Stratix® V E
FPGA Stratix® V GS
FPGA Stratix® V GT
FPGA Stratix® V GX

Potrzebna pomoc?

Skontaktuj się z działem pomocy technicznej

Zastrzeżenie

1

Publikowanie treści i wykorzystanie zawartości tej witryny podlega Regulaminowi witryny Intel.com.

Materiały zawarte na tej stronie są tłumaczeniem z języka angielskiego, wykonanym częściowo przez człowieka, a częściowo automatycznie. Materiały te są udostępnione dla Twojej wygody i należy je traktować jedynie jako ogólne źródło informacji. Nie ma jednak gwarancji, że są one kompletne bądź poprawne. Jeśli istnieje jakakolwiek rozbieżność między wersją angielską tej strony a jej tłumaczeniem, wersja angielska jest wersją obowiązującą i ma rozstrzygające znaczenie. Wyświetl anglojęzyczną wersję tej strony.