Identyfikator artykułu: 000085215 Typ materiałów: Rozwiązywanie problemów Ostatnia zmiana: 19-11-2013

Dlaczego podczas kompilowania kontrolera opartego na pamięci Stratix DDR3 SDRAM UniPHY w wersji 11.0SP1 oprogramowania Quartus® II mogę otrzymać naruszenie czasu wstrzymania?

Środowisko

  • Intel® Quartus® II Subscription Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Opis

    Podczas kompilowania projektu Stratix IV DDR3 UniPHY w oprogramowaniu Quartus® II mogą wystąpić naruszenia czasu przechowywania między zegarem rdzenia (afi_clk czyli wyjściem CLK[0] PLL) a zegarem poziomowania (memphy_leveling_clk czyli wyjściem CLK[2] PLL).

    Naruszenia czasu wstrzymania są spowodowane przez zwarcie między zegarem rdzenia, który znajduje się na zasobach podwójnego zegara regionalnego, a zegarem poziomowania, który znajduje się na globalnym zasobie zegara.

    Rozdzielczość

    Aby rozwiązać ten problem, przypisz memphy_leveling_clk sygnał zegara do podwójnego zasobu regionalnego.

    Powiązane artykuły

    Podobne produkty

    Ten artykuł dotyczy 1 prod.

    FPGA Stratix® IV E

    Potrzebna pomoc?

    Skontaktuj się z działem pomocy technicznej

    Zastrzeżenie

    1

    Publikowanie treści i wykorzystanie zawartości tej witryny podlega Regulaminowi witryny Intel.com.

    Materiały zawarte na tej stronie są tłumaczeniem z języka angielskiego, wykonanym częściowo przez człowieka, a częściowo automatycznie. Materiały te są udostępnione dla Twojej wygody i należy je traktować jedynie jako ogólne źródło informacji. Nie ma jednak gwarancji, że są one kompletne bądź poprawne. Jeśli istnieje jakakolwiek rozbieżność między wersją angielską tej strony a jej tłumaczeniem, wersja angielska jest wersją obowiązującą i ma rozstrzygające znaczenie. Wyświetl anglojęzyczną wersję tej strony.