Opis
Mapowanie między wejściowymi pinami zegara, wyjściami licznika PLL i wejściami bloku sterowania zegarem jest następujące dla urządzeń Stratix® III i Stratix IV:
-
inclk[0] i inclk[1] — mogą być zasilane przez jeden z czterech dedykowanych pinów zegara po tej samej stronie urządzenia.
-
inclk[2]— mogą być zasilane przez liczniki PLL C0 i C2 z dwóch centrowych PLL po tej samej stronie urządzenia.
-
inclk[3]— mogą być zasilane przez liczniki PLL C1 i C3 z dwóch centrowych PLL po tej samej stronie urządzenia.
W celu dynamicznego wyboru tych źródeł zegara możesz wykorzystać megafunkcję ALTCLKCTRL w swoim projekcie.
W narożnikach PLL (L1, L4, R1 i R4) oraz odpowiednie piny wejściowe zegara (PLL_L1_CLK i tak dalej) nie obsługują dynamicznego wyboru sieci GCLK.
Wybór źródła zegara dla sieci GCLK i RCLK z narożników PLLs (L1, L4, R1 i R4) oraz odpowiednie piny wejściowe zegara (PLL_L1_CLK i tak dalej) jest kontrolowane statycznie przy użyciu ustawień bitów konfiguracji w pliku konfiguracyjnym (.sof lub .pof) generowanych przez oprogramowanie Quartus® II.
