clock0
I clock1
.Limit częstotliwości vco może wynosić poniżej 200 MHz, w zależności od procesu, napięcia i temperatury. W związku z tym limit częstotliwości podłodze VCO może się różnić w zależności od partii. Chociaż Altera określa minimalną częstotliwość VCO, częstotliwość wyjściowa zegara nie może być zagwarantowana, jeśli zegar wejściowy został usunięty.
Po wyłączeniu zegara wejściowego PLL stracą blokadę, a LOCK
pin zejdą nisko. Po ponownym zastosowaniu zegara wejściowego PLL ponownie zablokuje się na sygnał zegara, a czas blokady musi zapewnić odzyskanie blokady PLL.
Podczas symulacji w oprogramowaniu Altera® Quartus® II moc wyjściowa zegara PLL będzie niska, ponieważ symulator nie może modelować częstotliwości z serii Quartus® II. W LOCK
tej chwili numer PIN również będzie niski. Po ponownym zastosowaniu zegara wejściowego wyjścia zegara PLL rozpocznie się przełączanie w symulacji.