Ten błąd może wystąpić wraz z następującym błędem podczas kompilowania kontrolera opartego na pamięci DDR3 SDRAM UniPHY wygenerowanego dla urządzenia Stratix® V w oprogramowaniu Quartus® II w wersji 11.0 lub wcześniejszej w oprogramowaniu Quartus II wersji 11.0SP1.
Błąd: hierarchia stratixv_clkena Atom| {instance_name}_p0_memphy_top:memphy_top_inst|pll_write_clk~CLKENA0" jest niezgodny z prawem cel
Ten błąd występuje z powodu następującego globalnego przypisania sygnału dokonanego w pliku QSF dla sygnału pll_write_clk
set_instance_assignment — nazwa GLOBAL_SIGNAL "GLOBALNY ZEGAR" — do "Hierarchii| {instance_name}|pll_write_clk"
To przypisanie jest wykonane przez wersję IP przed 11.0SP1 i jest obecne w QSF po przejściu na wersję Quartus II 11.0SP1, co stawia ten zegar na drzewie zegara PHY zamiast globalnego drzewa zegara, które było używane w wersji przed nim.
Aby rozwiązać ten problem, komentuj wszelkie przypisane globalne sygnały do pll_write_clk sygnału w pliku QSF lub uruchom plik {instance_name}_pin_assignments.tcl w oprogramowaniu Quartus® II w wersji 11.0SP1 po regeneracji rdzenia.