Opis
Ten błąd może wystąpić podczas generowania listy sieciowej Verilog dla Primetime, kiedy timequest Timing Analyzer jest włączony w oprogramowaniu Quartus® II w wersji 6.1.
Ten błąd występuje w przypadku przypisania projektu, które uruchamiają syntezę hierarchiczną (np. jedno przypisanie do syntezy globalnej i to samo przypisanie z inną wartością na podmiocie), co powoduje, że program Netlist Writer Primetime EDA generuje hierarchiczną listę sieciową.
Ten problem został naprawiony począwszy od wersji oprogramowania Quartus® II 7.0.
Można również skorzystać z mySupport, aby poprosić o poprawkę 0.24 dla oprogramowania Quartus® II w wersji 6.1, która rozwiązuje ten problem.
