Identyfikator artykułu: 000085783 Typ materiałów: Rozwiązywanie problemów Ostatnia zmiana: 03-12-2012

Terminy spotkań dotyczących urządzeń Stratix IV z rdzeniem IP MAC i PHY 100 GbE

Środowisko

  • Intel® Quartus® II Subscription Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problem krytyczny

    Opis

    Nie można osiągnąć timingów dla urządzeń Stratix IV z 100GbE Rdzeń IP mac i phy.

    Rozdzielczość

    Ten problem został naprawiony w wersji oprogramowania 12.1 Quartus dla rdzenia IP.

    W przypadku wersji 12.0 rdzenia IP, aby poprawić margines timingów w przypadku projektów Stratix IV konieczne może być nadmierne ograniczenie Zegary MAC.

    Zapoznaj się z przypisanymi plikami w alt_eth_100g wrappers projects .sdc . Na przykład przypisanie alt_e100_siv.sdc to:

    if { $::TimeQuestInfo(nameofexecutable) == "quartus_fit"} { create_clock -name {clk_din} -period "360.00 MHz" [get_ports {clk_din}] create_clock -name {clk_dout} -period "360.00 MHz" [get_ports {clk_dout}] } else { create_clock -name {clk_din} -period "315.00 MHz" [get_ports {clk_din}] create_clock -name {clk_dout} -period "315.00 MHz" [get_ports {clk_dout}] }

    To przypisanie wymusza na instalatorze próbę forsowania 360 MHz, podczas gdy analiza statyczna timingów sprawdzi się na 315 MHz dla zegarów MAC.

    Podobne produkty

    Ten artykuł dotyczy 1 prod.

    Stratix® IV FPGA

    Zastrzeżenie

    1

    Publikowanie treści i wykorzystanie zawartości tej witryny podlega Regulaminowi witryny Intel.com.

    Materiały zawarte na tej stronie są tłumaczeniem z języka angielskiego, wykonanym częściowo przez człowieka, a częściowo automatycznie. Materiały te są udostępnione dla Twojej wygody i należy je traktować jedynie jako ogólne źródło informacji. Nie ma jednak gwarancji, że są one kompletne bądź poprawne. Jeśli istnieje jakakolwiek rozbieżność między wersją angielską tej strony a jej tłumaczeniem, wersja angielska jest wersją obowiązującą i ma rozstrzygające znaczenie. Wyświetl anglojęzyczną wersję tej strony.