blok sterowania zegarem dolnym.
Na tym wykresie błędnie pokazano, że lewe i prawe bloki sterowania zegarem zasilają odpowiednio PLL3 i PLL4. Na poniższym wykresie pokazano poprawne połączenia.
Rys. 2-12. EP2C20 i większe PLL, CLK[], DPCLK[] i lokalizacje bloków sterowania zegarem
Altera nie gwarantuje, że rozwiązanie to będzie działać zgodnie z przeznaczeniem klienta i nie ponosi żadnej odpowiedzialności za wykorzystanie lub wykorzystywanie rozwiązania.