Identyfikator artykułu: 000085844 Typ materiałów: Rozwiązywanie problemów Ostatnia zmiana: 11-09-2012

Czy istnieją jakieś znane błędy w sekcji 2. Cyclone Architektura II w podręczniku do Cyclone II?

Środowisko

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Opis Tak, wystąpił błąd z rys. 2-12. Piny CLK[11..8] zasilają PLL3, a PLL3 przesyła górny blok sterowania zegarem. Piny CLK[15..12] zasilają PLL4, a PLL4 przesyłają
blok sterowania zegarem dolnym.

Na tym wykresie błędnie pokazano, że lewe i prawe bloki sterowania zegarem zasilają odpowiednio PLL3 i PLL4. Na poniższym wykresie pokazano poprawne połączenia.

Rys. 2-12. EP2C20 i większe PLL, CLK[], DPCLK[] i lokalizacje bloków sterowania zegarem

Figure 2-12. EP2C20 & Larger PLL, CLK[], DPCLK[] & Clock Control Block Locations




Altera nie gwarantuje, że rozwiązanie to będzie działać zgodnie z przeznaczeniem klienta i nie ponosi żadnej odpowiedzialności za wykorzystanie lub wykorzystywanie rozwiązania.

Podobne produkty

Ten artykuł dotyczy 1 prod.

FPGA Cyclone® II

Zastrzeżenie

1

Publikowanie treści i wykorzystanie zawartości tej witryny podlega Regulaminowi witryny Intel.com.

Materiały zawarte na tej stronie są tłumaczeniem z języka angielskiego, wykonanym częściowo przez człowieka, a częściowo automatycznie. Materiały te są udostępnione dla Twojej wygody i należy je traktować jedynie jako ogólne źródło informacji. Nie ma jednak gwarancji, że są one kompletne bądź poprawne. Jeśli istnieje jakakolwiek rozbieżność między wersją angielską tej strony a jej tłumaczeniem, wersja angielska jest wersją obowiązującą i ma rozstrzygające znaczenie. Wyświetl anglojęzyczną wersję tej strony.