Identyfikator artykułu: 000085929 Typ materiałów: Rozwiązywanie problemów Ostatnia zmiana: 11-09-2012

Czy istnieją jakieś znane problemy, gdy Stratix Szybki PLL jest używany w trybie bez wynagrodzenia?

Środowisko

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Opis Podczas korzystania z szybkiego PLL w trybie bez kompensacji w wersji Quartus II wersji 4.0 i wcześniejszych kompilator nieprawidłowo przesuwa zegar wyjściowy z PLL, aby zrekompensować opóźnienia w sieci zegarowej. Jest to nieprawidłowe zachowanie, ponieważ w tym trybie nie powinno być żadnych opóźnień w kompensacji. Ten problem został naprawiony w Quartus II w wersji 4.0 SP1. Aby zapewnić spójne numery tSU/tCO podczas migracji na inne urządzenia z rodziny Stratix, skorzystaj z 4.0 SP1. Jeśli chcesz utrzymać te same relacje timingów po uaktualnieniu do Quartus II 4.0 SP1, użyj funkcji przesunięcia fazy PLL, aby przesuń krawędź zegara z powrotem na swoje pierwotne miejsce. Można również wykorzystać tę samą technikę w celu uzyskania 4.0 SP1 tSU/tCO razy w wersjach PRE-4.0 SP1.

Podobne produkty

Ten artykuł dotyczy 1 prod.

Układy FPGA Stratix®

Potrzebna pomoc?

Skontaktuj się z działem pomocy technicznej

Zastrzeżenie

1

Publikowanie treści i wykorzystanie zawartości tej witryny podlega Regulaminowi witryny Intel.com.

Materiały zawarte na tej stronie są tłumaczeniem z języka angielskiego, wykonanym częściowo przez człowieka, a częściowo automatycznie. Materiały te są udostępnione dla Twojej wygody i należy je traktować jedynie jako ogólne źródło informacji. Nie ma jednak gwarancji, że są one kompletne bądź poprawne. Jeśli istnieje jakakolwiek rozbieżność między wersją angielską tej strony a jej tłumaczeniem, wersja angielska jest wersją obowiązującą i ma rozstrzygające znaczenie. Wyświetl anglojęzyczną wersję tej strony.