Identyfikator artykułu: 000086126 Typ materiałów: Rozwiązywanie problemów Ostatnia zmiana: 07-02-2014

Zamknięcie timingów dla interfejsów Hard LPDDR2 może nie być solidne w urządzeniach SoC Cyclone V

Środowisko

  • Intel® Quartus® II Subscription Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problem krytyczny

    Opis

    Ten problem dotyczy produktów LPDDR2.

    Twarde interfejsy LPDDR2 ukierunkowane na urządzenia SoC Cyclone V mogą trudności z osiągnięciem zamknięcia timingu.

    Rozdzielczość

    Nie ma możliwości obejścia tego problemu.

    Ten problem został naprawiony w wersji 13.1.

    Podobne produkty

    Ten artykuł dotyczy 1 prod.

    FPGA Cyclone® V i SoC

    Potrzebna pomoc?

    Skontaktuj się z działem pomocy technicznej

    Zastrzeżenie

    1

    Publikowanie treści i wykorzystanie zawartości tej witryny podlega Regulaminowi witryny Intel.com.

    Materiały zawarte na tej stronie są tłumaczeniem z języka angielskiego, wykonanym częściowo przez człowieka, a częściowo automatycznie. Materiały te są udostępnione dla Twojej wygody i należy je traktować jedynie jako ogólne źródło informacji. Nie ma jednak gwarancji, że są one kompletne bądź poprawne. Jeśli istnieje jakakolwiek rozbieżność między wersją angielską tej strony a jej tłumaczeniem, wersja angielska jest wersją obowiązującą i ma rozstrzygające znaczenie. Wyświetl anglojęzyczną wersję tej strony.