Identyfikator artykułu: 000086205 Typ materiałów: Rozwiązywanie problemów Ostatnia zmiana: 13-12-2013

Dlaczego autor listy sieciowej EDA nie tworzy prawidłowej listy sieciowej do symulacji na poziomie bramek twardego IP serii V 28 nm do funkcji MEGACore PCI Express?

Środowisko

  • Symulacja
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Opis Netlist writer EDA nie obsługuje obecnie symulacji na poziomie bramek dla twardego IP serii V dla funkcji MEGACore® PCI Express®.
    Rozdzielczość Ta możliwość jest zaplanowana dla przyszłej wersji oprogramowania Quartus® II.

    Podobne produkty

    Ten artykuł dotyczy 13 prod.

    FPGA Arria® V GX
    FPGA Stratix® V GS
    FPGA Cyclone® V GT
    FPGA Stratix® V GT
    FPGA Arria® V GZ
    FPGA Cyclone® V GX
    FPGA Arria® V GT
    FPGA Stratix® V E
    FPGA Arria® V ST SoC
    FPGA Arria® V SX SoC
    FPGA SoC Cyclone® V ST
    FPGA SoC Cyclone® V SX
    FPGA Stratix® V GX

    Potrzebna pomoc?

    Skontaktuj się z działem pomocy technicznej

    Zastrzeżenie

    1

    Publikowanie treści i wykorzystanie zawartości tej witryny podlega Regulaminowi witryny Intel.com.

    Materiały zawarte na tej stronie są tłumaczeniem z języka angielskiego, wykonanym częściowo przez człowieka, a częściowo automatycznie. Materiały te są udostępnione dla Twojej wygody i należy je traktować jedynie jako ogólne źródło informacji. Nie ma jednak gwarancji, że są one kompletne bądź poprawne. Jeśli istnieje jakakolwiek rozbieżność między wersją angielską tej strony a jej tłumaczeniem, wersja angielska jest wersją obowiązującą i ma rozstrzygające znaczenie. Wyświetl anglojęzyczną wersję tej strony.