Z powodu problemu w oprogramowaniu Intel® Quartus® Prime Pro Edition wersji 18.1 i wcześniejszej, ten wewnętrzny błąd może pojawić się na etapie planu instalatora podczas kompilowania projektu Intel® Stratix® 10 FPGA z wieloma instancjami Intel® FPGA IP ALTCLKCTRL. Ten błąd występuje, gdy funkcja gating zegara jest włączona i napędza logikę w jednym banku wejścia/wyjścia lub cewce nadajnika-odbiornika.
Tylko jedna brama zegara jest obsługiwana w ramach jednego banku wejścia/wyjścia lub cewki urządzenia nadawczo-odbiorczego w urządzeniach Intel® Stratix® 10.
Aby uniknąć tego błędu, zmniejsz liczbę bloków sterowania zegarem dzięki funkcji gating zegara włączonej w jednym banku I/O lub cewce nadajnika-odbiornika do jednego.
Ta konfiguracja ma dostarczyć wyraźny komunikat błędu w przyszłej wersji oprogramowania Intel® Quartus® Prime Pro Edition.
