Identyfikator artykułu: 000086269 Typ materiałów: Rozwiązywanie problemów Ostatnia zmiana: 24-08-2017

Dlaczego a10_ref BSP pokazuje kilka nieprzekonanych ścieżek?

Środowisko

  • Intel® Quartus® Prime Pro Edition
  • Intel® FPGA SDK for OpenCL™ Pro Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Opis

    W Intel® FPGA SDK dla przepływu OpenCL™ 17.0 BSP można zobaczyć kilka ścieżek lub zegarów, które pozostają niekonstrantowane.

    Rozdzielczość

    Użytkownicy będą musieli wypowiedzieć się lub usunąć następujące wiersze w pliku top.qsf:

    #, wersja podstawowa, tylko ograniczenia SDC, kompilacja podstawowa

    set_global_assignment — nazwa SDC_FILE base.sdc

    set_global_assignment -disable -name SDC_FILE top.sdc

    set_global_assignment -disable -name SDC_FILE top_post.sdc

     

    Po zmianie pliku QSF będzie on zobowiązany do wykonania kolejnej kompilacji importu.

    aoc --board .cl

    Ten problem ma zostać naprawiony w przyszłości w wersji Intel® FPGA SDK dla OpenCL™.

    Podobne produkty

    Ten artykuł dotyczy 1 prod.

    FPGA Intel® Arria® 10 GX

    Potrzebna pomoc?

    Skontaktuj się z działem pomocy technicznej

    Zastrzeżenie

    1

    Publikowanie treści i wykorzystanie zawartości tej witryny podlega Regulaminowi witryny Intel.com.

    Materiały zawarte na tej stronie są tłumaczeniem z języka angielskiego, wykonanym częściowo przez człowieka, a częściowo automatycznie. Materiały te są udostępnione dla Twojej wygody i należy je traktować jedynie jako ogólne źródło informacji. Nie ma jednak gwarancji, że są one kompletne bądź poprawne. Jeśli istnieje jakakolwiek rozbieżność między wersją angielską tej strony a jej tłumaczeniem, wersja angielska jest wersją obowiązującą i ma rozstrzygające znaczenie. Wyświetl anglojęzyczną wersję tej strony.