Identyfikator artykułu: 000086323 Typ materiałów: Rozwiązywanie problemów Ostatnia zmiana: 13-08-2012

Dlaczego ograniczenia timingów core_clk_out dla interfejsów PCI Express dla urządzeń Cyclone IV GX są ograniczone przez oprogramowanie Quartus® II.

Środowisko

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Opis

Z powodu problemu w oprogramowaniu Quartus® II w wersji 9.1 SP1 i wcześniejszych, dla urządzeń Cyclone® IV GX automatycznie wygenerowane ograniczenie SDC core_clk_out jest nieprawidłowo wygenerowane i następujące ostrzeżenie zostanie wygenerowane na etapie analizy i sytezy.

Ostrzeżenie: przypisanie Chrl: create_clock —name {core_clk_out} -period 8.000 -waveform { 0.000 4.000 } [get_nets {*altpcie_hip_pipen1b_inst|core_clk_out~clkctrl}]
Ostrzeżenie: Argument to pusta kolekcja

Aby rozwiązać ten problem, zmień ograniczenie core_clk_out SDC w pliku .sdc na:
create_clock —nazwa {core_clk_out} —okres 8.000 [get_nets *altpcie_hip_pipen1b_inst|core_clk_out*]

Ten problem ma zostać naprawiony w przyszłej wersji oprogramowania Quartus® II.

Podobne produkty

Ten artykuł dotyczy 1 prod.

FPGA Cyclone® IV GX

Potrzebna pomoc?

Skontaktuj się z działem pomocy technicznej

Zastrzeżenie

1

Publikowanie treści i wykorzystanie zawartości tej witryny podlega Regulaminowi witryny Intel.com.

Materiały zawarte na tej stronie są tłumaczeniem z języka angielskiego, wykonanym częściowo przez człowieka, a częściowo automatycznie. Materiały te są udostępnione dla Twojej wygody i należy je traktować jedynie jako ogólne źródło informacji. Nie ma jednak gwarancji, że są one kompletne bądź poprawne. Jeśli istnieje jakakolwiek rozbieżność między wersją angielską tej strony a jej tłumaczeniem, wersja angielska jest wersją obowiązującą i ma rozstrzygające znaczenie. Wyświetl anglojęzyczną wersję tej strony.