Identyfikator artykułu: 000086381 Typ materiałów: Rozwiązywanie problemów Ostatnia zmiana: 19-08-2021

Dlaczego widzę problemy z spójnością pamięci cache pomiędzy HPS a FPGA w projektach układów SoC Intel Agilex® 7 FPGA w oprogramowaniu Intel® Quartus® Prime Pro Edition wersji 20.4 i wcześniejszej?

Środowisko

  • Intel® Quartus® Prime Pro Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problem krytyczny

    Opis

    Ze względu na problem w oprogramowaniu Intel® Quartus® Prime Pro Edition wersji 20.4 i wcześniejszej, błędy spójności pamięci podręcznej mogą być widoczne na Intel Agilex® 7 FPGA projektach Układów SoC do transakcji przez most FPGA do SOC.

    Rozdzielczość

    Dla ciebie-boot-socfpga została wydana poprawka do obejścia tego problemu i jest dostępna na https://github.com/altera-opensource/u-boot-socfpga

    począwszy od następujących gałęzi

    https://github.com/altera-opensource/u-boot-socfpga

    Wersja 2020.10

    • HSD #14012926793: pamięć podręczna: ncore: wyłącz filtr snoop
    • Data zatwierdzenia: 31 marca 2021 r.
    • commit ID c79c23c6201819ca32b6739eff2e2b25e19f6624

    Ta poprawka jest uwzględniona w późniejszych gałęziach.

    Podobne produkty

    Ten artykuł dotyczy 1 prod.

    FPGA i FPGA SoC Intel® Agilex™

    Potrzebna pomoc?

    Skontaktuj się z działem pomocy technicznej

    Zastrzeżenie

    1

    Publikowanie treści i wykorzystanie zawartości tej witryny podlega Regulaminowi witryny Intel.com.

    Materiały zawarte na tej stronie są tłumaczeniem z języka angielskiego, wykonanym częściowo przez człowieka, a częściowo automatycznie. Materiały te są udostępnione dla Twojej wygody i należy je traktować jedynie jako ogólne źródło informacji. Nie ma jednak gwarancji, że są one kompletne bądź poprawne. Jeśli istnieje jakakolwiek rozbieżność między wersją angielską tej strony a jej tłumaczeniem, wersja angielska jest wersją obowiązującą i ma rozstrzygające znaczenie. Wyświetl anglojęzyczną wersję tej strony.