Identyfikator artykułu: 000086426 Typ materiałów: Rozwiązywanie problemów Ostatnia zmiana: 06-12-2018

błąd verilog hdl lub vhdl: odszyfrowywania data_block nie powiodło się

Środowisko

  • Intel® Quartus® Prime Pro Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Opis

    Z powodu problemu w oprogramowaniu Intel® Quartus® Prime Pro Edition wersji 18.1 i wcześniejszej, ten komunikat błędu może zostać wyświetlony na etapie syntezy podczas migracji IP.

    Rozdzielczość

    Aby rozwiązać ten problem, zregeneruj ręcznie ip w programie Platform Designer.

    Podobne produkty

    Ten artykuł dotyczy 1 prod.

    FPGA Intel® Stratix® 10 i SoC

    Zastrzeżenie

    1

    Publikowanie treści i wykorzystanie zawartości tej witryny podlega Regulaminowi witryny Intel.com.

    Materiały zawarte na tej stronie są tłumaczeniem z języka angielskiego, wykonanym częściowo przez człowieka, a częściowo automatycznie. Materiały te są udostępnione dla Twojej wygody i należy je traktować jedynie jako ogólne źródło informacji. Nie ma jednak gwarancji, że są one kompletne bądź poprawne. Jeśli istnieje jakakolwiek rozbieżność między wersją angielską tej strony a jej tłumaczeniem, wersja angielska jest wersją obowiązującą i ma rozstrzygające znaczenie. Wyświetl anglojęzyczną wersję tej strony.