Identyfikator artykułu: 000086578 Typ materiałów: Komunikaty o błędach Ostatnia zmiana: 15-04-2014

Błąd (12012): niedopasowanie kierunku portu dla elementu "altpcie_sv_hip_avmm_hwtcl:pcie_avgz_hip_avmm_0" na porcie "tlbfm_out[0]". Górny podmiot oczekuje "wyjściowego" pinu, podczas gdy niższy podmiot używa pinu "Input".

Środowisko

  • Intel® Quartus® II Subscription Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Opis

    Ten błąd może być widoczny podczas próby kompilacji twardego IP Arria® V GZ lub Stratix® V dla PCI Express® dla komponentu Qsys mapowanego w Avalon® pamięci w VHDL.

    Problem ten jest spowodowany konwersją Verilog HDL do VHDL.

    Rozdzielczość

    Komentuj dwa kryjące w sobie tlbfm_out występowania z otoki najwyższego poziomu w pliku wywołującym komponent altpcie_sv_hip_avmm_hwtcl.

    Ten problem ma zostać naprawiony w przyszłej wersji oprogramowania Quartus® II.

    Podobne produkty

    Ten artykuł dotyczy 3 prod.

    FPGA Stratix® V GS
    FPGA Stratix® V GT
    FPGA Stratix® V GX

    Potrzebna pomoc?

    Skontaktuj się z działem pomocy technicznej

    Zastrzeżenie

    1

    Publikowanie treści i wykorzystanie zawartości tej witryny podlega Regulaminowi witryny Intel.com.

    Materiały zawarte na tej stronie są tłumaczeniem z języka angielskiego, wykonanym częściowo przez człowieka, a częściowo automatycznie. Materiały te są udostępnione dla Twojej wygody i należy je traktować jedynie jako ogólne źródło informacji. Nie ma jednak gwarancji, że są one kompletne bądź poprawne. Jeśli istnieje jakakolwiek rozbieżność między wersją angielską tej strony a jej tłumaczeniem, wersja angielska jest wersją obowiązującą i ma rozstrzygające znaczenie. Wyświetl anglojęzyczną wersję tej strony.