Błąd (10198): błąd Verilog HDL w phylite_io_bufs.sv(1078): kierunek wyboru części jest odwrotny od kierunku indeksu prefiksu

Z powodu problemu w oprogramowaniu Intel® Quartus® Prime w wersji 18.1 i wcześniej mogą występować podobne błędy, jak pokazano poniżej, gdy ip Intel Arria® 10 PHYLite jest skonfigurowane jako 48-bitowy interfejs wyjściowy z wyłączoną opcją Użyj narzędzia Strobe .

W oprogramowaniu Intel Quartus Prime Standard Edition,

Błąd (10198): błąd Verilog HDL w phylite_io_bufs.sv(1078): kierunek wyboru części jest odwrotny od kierunku indeksu prefiksu

Błąd (12152): nie może ujrzeć hierarchii użytkownika "ed_synth_altera_phylite_180_7qlz52a:phylite_0_example_design|ed_synth_altera_phylite_arch_nf_180_wqpiemi:core|phylite_core_20:arch_inst|phylite_io_bufs:u_phylite_io_bufs"

W oprogramowaniu Intel Quartus Prime Pro Edition,

Błąd (13437): błąd Verilog HDL przy ed_synth_phylite_0_example_design__phylite_io_bufs.sv(1195): kierunek wyboru części jest odwrotny od kierunku indeksu prefiksu

Błąd (13224): błąd Verilog HDL lub VHDL w ed_synth_phylite_0_example_design__phylite_io_bufs.sv(1195): indeks 48 jest poza zakresem [47:0] dla "group_data_out_n"

Aby obejść te błędy, ip Intel® Arria® 10 PHYLite można skonfigurować jako interfejs szerokości danych w wersji 47-bitowej lub mniejszej.

Ten problem zostanie naprawiony w przyszłej wersji oprogramowania Intel Quartus® Prime.