Czy możemy połączyć zegar wyjścia pojedynczego końca wygenerowany z ALTPLL, który jest skonfigurowany w trybie buforowania z zerowym opóźnieniem do pinu PLL_CLKOUTn o wartości Intel® MAX® 10 FPGA?

Nr. Ze względu na ograniczenia sprzętowe, gdy ALTPLL Intel® MAX® 10 FPGA jest skonfigurowany w trybie bufora zero-delay buffer (ZDB), a zegar wyjściowy jest przypisany do PLL_CLKOUTn pin, który jest skonfigurowany jako standard I/O z trybem single-ended, użytkownik napotka następujący błąd:

Błąd (176557): nie można umieścić PLL "pll_inst:pll_inst_inst|altpll:altpll_component|pll_inst_altpll:auto_generated|pll1" w urządzeniu docelowym ze względu na ograniczenia urządzenia

Błąd (176593): nie można umieścić PLL "pll_inst:pll_inst_inst|altpll:altpll_component|pll_inst_altpll:auto_generated|pll1" w lokalizacji PLL PLL_1 — wynagradzany pin zegara wyjściowego "" PLL musi być umieszczony w dedykowanym zegarze wyjściowym We/Wy -- PLL działa w trybie buforowania z zerowym opóźnieniem

Błąd (176568): nie można umieścić PLL "pll_inst:pll_inst_inst|altpll:altpll_component|pll_inst_altpll:auto_generated|pll1" w lokalizacji PLL PLL_1, ponieważ komórka we/wy (port typu CLK pll) ma przypisaną lokalizację nieuwzgodnioną przy pomocy Pin_xx pinów we/wy PLL.

To ograniczenie ma zastosowanie wyłącznie do trybu bufora z zerowym opóźnieniem w ALTPLL.

Podłącz zegar wyjściowy ATLPLL do PLL_CLKOUTp pin.

Instrukcja obsługi taktowania i PLL Intel® MAX® 10 ma zostać zaktualizowana o ten szczegół w przyszłej wersji.