Nieprawidłowe połączenia sygnału portu global_reset_n Arria® 10 EMIF lub włączenie funkcji In System Sources and Probes (ISSP) może spowodować błędy instalatora:
Błąd (12934): instalator nie był w stanie zamontować systemu EMIF/PHYLite
Błąd (14566): Instalator nie może umieścić 1 komponentu peryskacji z powodu konfliktów z istniejącymi ograniczeniami (1 IO_AUX/s)).
Błąd (175020): Instalator nie może umieszczać IO_AUX logicznych będących częścią Arria 10 interfejsów pamięci zewnętrznej ed_synth_altera_emif_ w regionie < value>, do którego jest ona ograniczona, ponieważ w regionie nie ma prawidłowych lokalizacji dla logiki tego typu.
Błąd (175005): nie można znaleźć lokalizacji z: RST_SRC_ID (dotyczy to 1 lokalizacji)
Typowe przyczyny tych komunikatów o błędach i ich rozdzielczości pokazano poniżej:
1) Projekt Quartus® Prime zawiera wiele interfejsów pamięci zewnętrznych, które są umieszczane w bankach we/wy w tej samej kolumnie wejścia/wyjścia, ale mają różne sygnały resetowania podłączone do swoich portów global_reset_n.
Rozdzielczość: wiele interfejsów umieszczonych w bankach we/wy w tej samej kolumnie we/wy musi mieć wspólny sygnał resetowania podłączony do portów global_reset_n.
2) Projekt Quartus® Prime ALTERA_EMIF_ENABLE_ISSP włączony. Dzieje się tak zazwyczaj w przypadku wielu projektów Arria 10 przykładowych projektów EMIF wyświetlanych w projekcie.
Przykładowe ograniczenie pliku qsf to
set_global_assignment — nazwa VERILOG_MACRO "ALTERA_EMIF_ENABLE_ISSP=1"
Rozdzielczość: usuń powyższe ograniczenie qsf i nie wybieraj zakładki diagnostyki IP interfejsów pamięci zewnętrznej Arria 10 -> Przykład projektu -> Włącz opcję In-system-sources-and-probes .
Jeśli błąd instalatora jest nadal widoczny po wskazanych powyżej wskazówkach, sprawdź, czy sygnały interfejsu pamięci spełniają wytyczne dotyczące rozmieszczenia pinów.
Zalecanym punktem wyjścia jest wykorzystanie minimalnych ograniczeń rozmieszczenia i umożliwienie instalatorowi Quartus umieszczenia pozostałych sygnałów interfejsu przed dopracowaniem pinout później.
Zalecane minimalne ograniczenia dotyczące rozmieszczenia to:
- Jeden sygnał adresu, zegar referencyjny PLL i pin RZQ w banku we/wy wybranym dla sygnałów adresu/poleceń.
- Sygnały DQS w bankach we/wy wybranych dla sygnałów magistrali danych pamięci.
W celu uzyskania dalszych informacji na temat rozmieszczenia kodów PIN zapoznaj się z tymi sekcjami w podręczniku interfejsów pamięci zewnętrznych:
Wolumin 2 Rozdział 1 — Wytyczne dotyczące ip interfejsu pamięci zewnętrznej Arria 10
Wolumin 3 Rozdział 2 — Przykłady implementacji interfejsu pamięci zewnętrznej dla DDR4 (podobne zasady odnoszą się do innych protokołów interfejsu pamięci).
