Z powodu problemu w oprogramowaniu Intel® Quartus® Prime Pro Edition w wersji 21.2 i wcześniejszej mogą występować podobne błędy poniżej podczas kompilowania przykładu projektu VHDL dla Intel Agilex® 7 urządzeń EMIF IP w cadence NCSim* lub symulatorach Cadence Xcelium*.
luminanlab: *E,CFEPLM (sim/ip/ed_sim/ed_sim_emif_cal/altera_emif_cal_iossm_210/sim/ed_sim_emif_cal_altera_emif_cal_iossm_210_cohzsbq_arch.sv,15|60): port modułu obcego calbus_rdata_1 trybu musi być powiązany z portem/sygnałem ED_SIM_EMIF_CAL_ALTERA_EMIF_CAL_IOSSM_210_COHZSBQ_ARCH podmiotu/komponentu (sim/ip/ed_sim/ed_sim_emif_cal/altera_emif_cal_iossm_210/sim/ed_sim_ emif_cal_altera_emif_cal_iossm_210_cohzsbq.vhd: linia 65, pozycja 66).
luminanlab: *E,CFEPLM (sim/ip/ed_sim/ed_sim_emif_cal/altera_emif_cal_iossm_210/sim/ed_sim_emif_cal_altera_emif_cal_iossm_210_cohzsbq_arch.sv,15|60): port modułu obcego calbus_seq_param_tbl_1 trybu musi być powiązany z portem/sygnałem ED_SIM_EMIF_CAL_ALTERA_EMIF_CAL_IOSSM_210_COHZSBQ_ARCH podmiotu/komponentu (sim/ip/ed_sim/ed_sim_emif_cal/altera_emif_cal_iossm_210/sim/ ed_sim_emif_cal_altera_emif_cal_iossm_210_cohzsbq.vhd: linia 65, pozycja 66).
Ten problem został naprawiony począwszy od oprogramowania Intel® Quartus® Prime Pro Edition w wersji 21.3.