Identyfikator artykułu: 000086874 Typ materiałów: Rozwiązywanie problemów Ostatnia zmiana: 08-03-2017

Dlaczego IRQ nie uruchamia automatycznie trybu konwersji do 0 w trybie konwersji pojedynczego cyklu podczas symulacji rdzenia IP MAX 10 ADC?

Środowisko

  • Intel® Quartus® Prime Pro Edition
  • Układ FPGA Intel® IP modułowego rdzenia ADC
  • Symulacja, debugowanie i weryfikacja
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Opis

    Bit EOP w rejestrze ISR modułowego rdzenia IP ADC w MAX® 10 urządzeń odpowiedzialnych za generację IRQ jest ustawiony na "1" według sprzętu w przypadku otrzymania kompletnego bloku próbek. Ten bit nie powoduje automatycznego wyczyszczenia do 0 w symulacji RTL. Użytkownicy muszą napisać na ten bit 1, aby go wyczyścić.

    Rozdzielczość

    Aby wyczyścić ten bit EOP do 0 w celu następnego przerwania, zapisz 1 do rejestru ISR, aby wskazywać, że otrzymany jest pełny blok próbek.

    Podobne produkty

    Ten artykuł dotyczy 1 prod.

    Układy Intel® MAX® 10 FPGA

    Potrzebna pomoc?

    Skontaktuj się z działem pomocy technicznej

    Zastrzeżenie

    1

    Publikowanie treści i wykorzystanie zawartości tej witryny podlega Regulaminowi witryny Intel.com.

    Materiały zawarte na tej stronie są tłumaczeniem z języka angielskiego, wykonanym częściowo przez człowieka, a częściowo automatycznie. Materiały te są udostępnione dla Twojej wygody i należy je traktować jedynie jako ogólne źródło informacji. Nie ma jednak gwarancji, że są one kompletne bądź poprawne. Jeśli istnieje jakakolwiek rozbieżność między wersją angielską tej strony a jej tłumaczeniem, wersja angielska jest wersją obowiązującą i ma rozstrzygające znaczenie. Wyświetl anglojęzyczną wersję tej strony.