Identyfikator artykułu: 000086944 Typ materiałów: Rozwiązywanie problemów Ostatnia zmiana: 31-01-2018

Dlaczego Intel® Stratix® 10 interfejsów pamięci zewnętrznej DDR4 IP wykazuje minimalne naruszenia impulsów na zegarach wf_clk w analizatorze timingów Intel Quartus® Prime?

Środowisko

  • Intel® Quartus® Prime Pro Edition
  • Układ FPGA Intel® Stratix® 10 IP interfejsów pamięci zewnętrznych
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Opis

    Z powodu problemu w oprogramowaniu Intel® Quartus® Prime Pro w wersji 17.1.1, w raporcie Intel Quartus compilation TimeQuest projektu wdrażającego Intel Stratix® ip interfejsów pamięci zewnętrznej Intel Stratix> 10, mogą występować wf_clk_< naruszenia timingów szerokości impulsu.

    Przykład naruszenia timingu minimalnej szerokości impulsu w projekcie projektowym Intel Stratix 10 DDR4 jest emif_s10_0|emif_s10_0_wf_clk_3 z brakiem zapasu wynoszącym -0,058.

    Rozdzielczość

    Naruszenia szerokości impulsu wf_clk zegara mogą zostać zignorowane.
    Ten problem ma zostać naprawiony w przyszłej wersji oprogramowania Intel Quartus Prime Pro.

    Podobne produkty

    Ten artykuł dotyczy 1 prod.

    FPGA Intel® Stratix® 10 i SoC

    Potrzebna pomoc?

    Skontaktuj się z działem pomocy technicznej

    Zastrzeżenie

    1

    Publikowanie treści i wykorzystanie zawartości tej witryny podlega Regulaminowi witryny Intel.com.

    Materiały zawarte na tej stronie są tłumaczeniem z języka angielskiego, wykonanym częściowo przez człowieka, a częściowo automatycznie. Materiały te są udostępnione dla Twojej wygody i należy je traktować jedynie jako ogólne źródło informacji. Nie ma jednak gwarancji, że są one kompletne bądź poprawne. Jeśli istnieje jakakolwiek rozbieżność między wersją angielską tej strony a jej tłumaczeniem, wersja angielska jest wersją obowiązującą i ma rozstrzygające znaczenie. Wyświetl anglojęzyczną wersję tej strony.