Problem krytyczny
Opis
Ten problem dotyczy produktów DDR2 i DDR3.
Interfejsy DDR2 i DDR3 na urządzeniach Stratix V mogą mieć trudności osiągnięcie zamknięcia timingów przy określonych maksymalnych częstotliwościach.
Rozdzielczość
Sposobem obejścia tego problemu jest zastosowanie odpowiedniego rozwiązanie konfiguracji w sposób opisany poniżej:
- Do prędkości Stratix V, -C1/-C2 połączenie urządzenia z modułem DIMM DDR2 SDRAM w czterosześciowym, podwójnym gnieździe konfiguracja, korzystanie z miękkiego kontrolera przy połowiczce prędkości i częstotliwość specyfikacja 400 MHz: Zmodernizuj komponent SDRAM 400 MHz DDR2 do komponentu 533 MHz DDR2 SDRAM aby osiągnąć określoną maksymalną częstotliwość.
- Do interfacingu urządzenia klasy prędkości Stratix V, -C1/-C2 z komponentem DDR2 SDRAM w konfiguracji wyboru 2 chipów, przy użyciu miękki kontroler przy połowie prędkości oraz specyfikacja częstotliwości 400 Mhz: Zmodernizuj komponent SDRAM 400 MHz DDR2 do komponentu 533 MHz DDR2 SDRAM aby osiągnąć określoną maksymalną częstotliwość.
Ten problem nie zostanie naprawiony.
Rozwiązania dla specyfikacji maksymalnej częstotliwości zostaną zaktualizowana w przyszłej wersji specyfikacji interfejsu pamięci zewnętrznej Estymator.
