Identyfikator artykułu: 000087140 Typ materiałów: Rozwiązywanie problemów Ostatnia zmiana: 13-08-2012

Dlaczego pojawia się błąd kompilacji, gdy wybieram od clk [1] do [9] jako wejściowe źródło zegara dla ATX_PLL w MegaWizard?

Środowisko

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Opis

Megawizard™ ALTGX umożliwia maksymalnie 10 wejściowych zegarów referencyjnych jako źródła ATX_PLL. Kiedy użytkownik wybiera wartości od 1 do 9 dla PLL ATX w polu "Co to jest wybrane wejście źródła zegara dla Rx/Tx PLLs? ' opcja projekt nie spełnia kompilacji. Oprogramowanie Quartus® II wywołuje błąd informujący na przykład, że nie można podłączyć wartości inclk [1] ATX PLL.

Następujące obejście jest wymagane

-  Wybierz "0" jako źródło zegara wejściowego dla PLL ATX i

-  Podłącz pll_inclk_rx_cruclk [0] jako wejściowe źródło zegara dla PLL ATX w swoim projekcie

Ten problem występuje w oprogramowaniu Quartus® II w wersji 9.1 i ma zostać naprawiony program Quartus II w wersji 9.1 SP1.

Podobne produkty

Ten artykuł dotyczy 2 prod.

Stratix® IV FPGA
FPGA Stratix® IV GX

Potrzebna pomoc?

Skontaktuj się z działem pomocy technicznej

Zastrzeżenie

1

Publikowanie treści i wykorzystanie zawartości tej witryny podlega Regulaminowi witryny Intel.com.

Materiały zawarte na tej stronie są tłumaczeniem z języka angielskiego, wykonanym częściowo przez człowieka, a częściowo automatycznie. Materiały te są udostępnione dla Twojej wygody i należy je traktować jedynie jako ogólne źródło informacji. Nie ma jednak gwarancji, że są one kompletne bądź poprawne. Jeśli istnieje jakakolwiek rozbieżność między wersją angielską tej strony a jej tłumaczeniem, wersja angielska jest wersją obowiązującą i ma rozstrzygające znaczenie. Wyświetl anglojęzyczną wersję tej strony.