Identyfikator artykułu: 000087348 Typ materiałów: Komunikaty o błędach Ostatnia zmiana: 07-08-2017

Błąd (18496): wyjście jest zbyt blisko pinu wejściowego zegara PLL

Środowisko

  • Intel® Quartus® Prime Pro Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Opis

    Ten komunikat o błędzie wyświetlany jest podczas kompilowania projektu ukierunkowanego na urządzenie MAX® 10 bez przypisania pinów w wersji 16.1 oprogramowania Quartus® Prime.

     

    Rozdzielczość

    Aby rozwiązać ten problem, ręcznie przypisz lokalizację uszkodzonego pinu z pinu wejściowego zegara PLL w Edytorze przypisanych.

    Ten problem został naprawiony w wersji 17.0 dla Quartus® Prime.

    Podobne produkty

    Ten artykuł dotyczy 1 prod.

    Układy Intel® MAX® 10 FPGA

    Zastrzeżenie

    1

    Publikowanie treści i wykorzystanie zawartości tej witryny podlega Regulaminowi witryny Intel.com.

    Materiały zawarte na tej stronie są tłumaczeniem z języka angielskiego, wykonanym częściowo przez człowieka, a częściowo automatycznie. Materiały te są udostępnione dla Twojej wygody i należy je traktować jedynie jako ogólne źródło informacji. Nie ma jednak gwarancji, że są one kompletne bądź poprawne. Jeśli istnieje jakakolwiek rozbieżność między wersją angielską tej strony a jej tłumaczeniem, wersja angielska jest wersją obowiązującą i ma rozstrzygające znaczenie. Wyświetl anglojęzyczną wersję tej strony.