Dlaczego nie mogę skompilować Intel® Stratix® 10 partycji eksportowanych z innego projektu o innym najwyższym poziomie?

Ze względu na problem w Intel® Quartus® Prime Pro w wersji 18.0 lub wcześniejszej, gdy dwie partycje są kompilowane w dwóch różnych projektach z plikami top_level_1.sv i top_level_2.sv, i są ponownie używane przy użyciu przypisania QDB_FILE_PARTITION do trzeciego projektu z top_level_3.sv, wyświetlony zostanie następujący błąd wewnętrzny z powodu nakładającego się regionu zegara wiersza:

Błąd wewnętrzny: podsystem: VPR20CZKAIN, plik: /quartus/fitter/vpr20k/altera_arch_common/altera_arch_re_network_routing_constraints.cpp

Trzy pliki najwyższego poziomu, top_level_1.sv, top_level_2.sv i top_level_3.sv są składać się z 3 różnych projektów, a każdy projekt różni się pod względem interfejsów perywizacyjnych, używanych bloków projektowych itp. Tak więc projekt programistyczny (projekty z top_level_1.sv i top_level_2.sv), w którym partycje są początkowo kompilowane i eksportowane z, nie ma kompleksowych informacji na temat projektu konsumenckiego (projektu z top_level_3.sv), w którym dwie wyeksportowane partycje są ponownie użytkowane.

• Sektor zegara jest zdefiniowany przez zielone pole na rys. 1
• Region zegara wiersza to sektor o połowicznym zegarze i wysoki jeden rząd LABORATORIUM, reprezentowany przez czerwoną kropkę na rys. 1
  • W projekcie konsumenckim, gdy dwie ponownie korzystane partycje nakładają się w tym regionie, wyświetlony zostanie powyższy błąd wewnętrzny

Aby obejść ten problem, użyj regionów logicznej blokady w projekcie programistycznym , aby uniknąć użycia dwóch ponownie użytych partycji w tym samym regionie zegara wiersza w projekcie konsumenckim.

Na przykład:

• Z projektu konsumenckiego, w którym obie partycje zostaną ponownie przesłane, określ przybliżoną rozmieszczenie żółto-fioletowych partycji. Wybierz ograniczenia blokady logicznej dla dwóch partycji, tak aby region zegara wiersza nie pokrywał się.
• W projekcie programistycznym, z top_level_1.sv, użyj ograniczeń regionu logicznego blokady zidentyfikowanych na podstawie projektu konsumenckiego dla fioletowej partycji, a następnie kompilacji i eksportu partycji na ostatnim etapie.
• W projekcie programistycznym, z top_level_2.sv, użyj ograniczeń regionu logicznego blokady zidentyfikowanych na podstawie projektu konsumenckiego dla żółtej partycji, a następnie kompilacji i eksportu partycji na ostatnim etapie.
• Wyeksportowane partycje, gdy będą ponownie używane w projekcie konsumenckim z top_level_3.sv, zachowają rozmieszczenie zdefiniowane w projektach programistycznych przy użyciu ograniczeń logicznych bez ograniczeń logicznych.

Ten problem ma zostać naprawiony w przyszłej wersji oprogramowania Intel® Quartus® Prime Pro.