Identyfikator artykułu: 000087477 Typ materiałów: Rozwiązywanie problemów Ostatnia zmiana: 17-02-2023

Jak mogę uzyskać dostęp do rejestrów przestrzeni konfiguracyjnych cewki Intel® L i H Avalon® streamingu IP dla PCI Express* w trybie portu głównego?

Środowisko

  • Intel® Quartus® Prime Pro Edition
  • Twardy IP Avalon-ST Intel® Stratix® 10 do PCI Express*
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Opis

    W przypadku korzystania z Avalon® streamingu ip cewki Intel® L i H do PCI Express* w trybie portu głównego, interfejs rekonfiguracji biodra musi mieć dostęp do rejestrów przestrzeni portu głównego.

     

     

    Rozdzielczość

    W przyszłej wersji oprogramowania projektowego Intel® Quartus® Prime w Intel® Quartus® Prime pojawi się komunikat o błędzie, jeśli interfejs rekonfiguracji biodra nie jest włączony w trybie portu głównego.

    Podobne produkty

    Ten artykuł dotyczy 3 prod.

    FPGA Intel® Stratix® 10 GX
    FPGA SoC Intel® Stratix® 10 SX
    FPGA Intel® Stratix® 10 TX

    Potrzebna pomoc?

    Skontaktuj się z działem pomocy technicznej

    Zastrzeżenie

    1

    Publikowanie treści i wykorzystanie zawartości tej witryny podlega Regulaminowi witryny Intel.com.

    Materiały zawarte na tej stronie są tłumaczeniem z języka angielskiego, wykonanym częściowo przez człowieka, a częściowo automatycznie. Materiały te są udostępnione dla Twojej wygody i należy je traktować jedynie jako ogólne źródło informacji. Nie ma jednak gwarancji, że są one kompletne bądź poprawne. Jeśli istnieje jakakolwiek rozbieżność między wersją angielską tej strony a jej tłumaczeniem, wersja angielska jest wersją obowiązującą i ma rozstrzygające znaczenie. Wyświetl anglojęzyczną wersję tej strony.