Identyfikator artykułu: 000087618 Typ materiałów: Komunikaty o błędach Ostatnia zmiana: 09-01-2023

Błąd: essai.xcvr_fpll_a10_0: nie można obliczyć prawidłowej referencyjnej częstotliwości zegara, biorąc pod uwagę pożądaną częstotliwość wyjściową, wybraną szerokość pma oraz współczynnik zegara mcbg. Wybór ustawienia przepustowości może ró...

Środowisko

  • Intel® Quartus® Prime Pro Edition
  • Układ FPGA Intel® Arria® 10 Cyclone® 10 fPLL
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Opis

    Ten błąd może występować w oprogramowaniu Intel® Quartus® Prime podczas implementacji ułamkowej PLL (fPLL) nadajnika-odbiornika (XCVR) w Intel® Arria® 10 urządzeniach z włączoną , kaskadową, kaskadową wartością PLL i trybem operacyjnym , ustawioną na łączenie wynagrodzeń zwrotnych w interfejsie graficznym własności intelektualnej (IP) fPLL.

    Rozdzielczość

    Aby uniknąć tego błędu, zapoznaj się z arkuszem danych urządzenia Intel® Arria® 10 i upewnij się, że częstotliwość wejściowa fPLL mieści się w minimalnej i maksymalnej specyfikacji fCASC_PFD (tabela 30), a częstotliwość wyjściowa jest równa lub wyższa od obsługiwanej częstotliwości wyjściowej (tabela 19).

    Podobne produkty

    Ten artykuł dotyczy 1 prod.

    FPGA Intel® Arria® 10 i SoC

    Potrzebna pomoc?

    Skontaktuj się z działem pomocy technicznej

    Zastrzeżenie

    1

    Publikowanie treści i wykorzystanie zawartości tej witryny podlega Regulaminowi witryny Intel.com.

    Materiały zawarte na tej stronie są tłumaczeniem z języka angielskiego, wykonanym częściowo przez człowieka, a częściowo automatycznie. Materiały te są udostępnione dla Twojej wygody i należy je traktować jedynie jako ogólne źródło informacji. Nie ma jednak gwarancji, że są one kompletne bądź poprawne. Jeśli istnieje jakakolwiek rozbieżność między wersją angielską tej strony a jej tłumaczeniem, wersja angielska jest wersją obowiązującą i ma rozstrzygające znaczenie. Wyświetl anglojęzyczną wersję tej strony.