Z powodu problemu w oprogramowaniu Intel® Quartus® Prime Pro Edition wersji 20.1, ten błąd wewnętrzny może występować po podłączeniu portu "pll_ref_clk" interfejsów pamięci zewnętrznej Intel® Stratix® 10 FPGA IP do nieobsługiwane źródło zegara, takie jak Intel® FPGA IP BFM źródła zegara.
Aby uniknąć tego błędu, wyjmij "pll_ref_clk"bezpośrednio z zewnętrznego pinu zegara.
1
Podziękowanie
Publikowanie treści i wykorzystanie zawartości tej witryny podlega Regulaminowi witryny Intel.com.
Materiały zawarte na tej stronie są tłumaczeniem z języka angielskiego, wykonanym częściowo przez człowieka, a częściowo automatycznie. Materiały te są udostępnione dla Twojej wygody i należy je traktować jedynie jako ogólne źródło informacji. Nie ma jednak gwarancji, że są one kompletne bądź poprawne. Jeśli istnieje jakakolwiek rozbieżność między wersją angielską tej strony a jej tłumaczeniem, wersja angielska jest wersją obowiązującą i ma rozstrzygające znaczenie. Wyświetl anglojęzyczną wersję tej strony.