Identyfikator artykułu: 000088135 Typ materiałów: Errata Ostatnia zmiana: 14-02-2023

Dlaczego port "o_rx_error" twardego IP cewki E do rdzenia Intel® FPGA IP Ethernet nie odzwierciedla przewymiarowanych klatek w transmisji?

Środowisko

  • Intel® Quartus® Prime Pro Edition
  • Twardy IP cewki E do układu FPGA Intel® IP sieci Ethernet

    • OS Independent family

    BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Opis

    Z powodu usterki twardego IP cewki 100 G dla logiki wykrywania stanu twardego Intel® FPGA IP rdzenia Ethernet RX, można obserwować przewymiarowane klatki (domyślny maksymalny rozmiar klatki w ustawieniu IP to 1518), nie spowodować, że względny bit portu o_rx_error potwierdzić, że odzwierciedla zachowanie ponadwymiarowej klatki.

     

     

    Rozdzielczość

    Nie ma planu, aby rozwiązać ten problem w przyszłej wersji IP. Można użyć rejestru statystycznego (0x924/0x925), aby monitorować, czy w transmisji występuje przewymiarowana klatka.

    Podobne produkty

    Ten artykuł dotyczy 2 prod.

    FPGA i FPGA SoC Intel® Agilex™ z serii F
    FPGA Intel® Stratix® 10 TX

    Potrzebna pomoc?

    Skontaktuj się z działem pomocy technicznej

    Zastrzeżenie

    1

    Publikowanie treści i wykorzystanie zawartości tej witryny podlega Regulaminowi witryny Intel.com.

    Materiały zawarte na tej stronie są tłumaczeniem z języka angielskiego, wykonanym częściowo przez człowieka, a częściowo automatycznie. Materiały te są udostępnione dla Twojej wygody i należy je traktować jedynie jako ogólne źródło informacji. Nie ma jednak gwarancji, że są one kompletne bądź poprawne. Jeśli istnieje jakakolwiek rozbieżność między wersją angielską tej strony a jej tłumaczeniem, wersja angielska jest wersją obowiązującą i ma rozstrzygające znaczenie. Wyświetl anglojęzyczną wersję tej strony.