Intel® FPGA IP HDMI może chwilowo utracić blokadę wideo podczas pracy na urządzeniach nadawczo-odbiorczych Intel® Stratix® 10 L lub Cewki H w oprogramowaniu Intel® Quartus® Prime Pro Edition w wersji 21.3 i wcześniej, jeśli Twoje źródło przesyła wzór zegara o wysokiej częstotliwości, gdy nie przesyła prawidłowego filmu.
Urządzenie nadawczo-odbiorcze HDMI Intel FPGA IP dla urządzeń nadawczo-odbiorczych z cewką Intel Stratix 10 L lub H, wykonuje wyrównanie wyrazów w Intel FPGA IP HDMI struktury rdzenia. Natywnego interfejsu PHY nadajnika-odbiornika Intel Stratix 10 L lub Cewki H nie należy używać do urządzeń z cewką Intel Stratix 10 L lub H i jest skonfigurowany ze wzorem wyrównania wyrazu 0xAAAAA, który zwykle nie powinien być obecny w strumieniu wideo. Jednakże niektóre źródła wideo innych firm mogą przekazywać wzór zegara, gdy nie wysyła on prawidłowego ruchu wideo.
Połączone działanie natywnego interfejsu PHY nadajnika-odbiornika w standardzie Intel Stratix 10 L lub Cewki H oraz struktury rdzenia HDMI Intel FPGA IP Word Aligner może spowodować chwilowe nabycie, utratę i ponowne nabycie blokady wideo w Intel FPGA IP HDMI, gdy otrzymany sygnał przechodzi ze wzoru zegara na prawidłowy film.
Aby rozwiązać ten problem, skonfiguruj natywnego interfejsu PHY nadajnika-odbiornika Intel Stratix 10 L lub Cewki H w trybie bitslip i połącz port rx_bitslip z "0", aby nie pozwolić na wyrównanie fałszywych słów. Aby dodać port rx_bitslip i połączyć go z "0", należy edytować kod wyczyść tekst.
Ten problem ma zostać naprawiony w przyszłej wersji oprogramowania Intel® Quartus® Prime Pro Edition.
