Identyfikator artykułu: 000088899 Typ materiałów: Rozwiązywanie problemów Ostatnia zmiana: 05-06-2023

Dlaczego mój projekt zawierający Intel® FPGA IP JESD204C cewki F przy użyciu Intel Agilex® 7 nie przechodzi przez fazę Intel® Quartus® "generacji logiki obsługi technicznej"?

Środowisko

  • Intel® Quartus® Prime Pro Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Opis

    Z powodu problemu w oprogramowaniu Intel® Quartus® Prime Pro Edition w wersjach 21.3 i 21.4 konstrukcje zawierające Intel® FPGA IP JESD204C cewki F przy użyciu urządzeń Intel Agilex® 7 nie przechodzą przez fazę Intel® Quartus® oprogramowania Prime Pro Edition "generacji logiki obsługi".

    Ten błąd występuje, gdy wybrana szybkość transmisji danych nie jest widoczna divisible by 64.

    Rozwiazanie

    Aby rozwiązać ten problem, wybierz szybkość transmisji danych w IP JESD204C, która jest widoczna divisible by 64.

    Jeśli nie jest to praktyczne, musisz wybrać częstotliwość wyjściową PLL systemu przy użyciu następującego równania:
    Częstotliwość wyjściowa PLL systemu = (szybkość transmisji danych/32) * 2

    Wynikowa częstotliwość wyjściowa PLL systemu musi wynosić mniej niż lub być równa 1 GHz na specyfikację System PLL.

    Ten problem ma zostać naprawiony w przyszłej wersji oprogramowania Intel® Quartus® Prime Pro Edition.

    Podobne produkty

    Ten artykuł dotyczy 1 prod.

    Układy FPGA Intel® Agilex™ 7 i SoC FPGA z serii I

    Materiały zawarte na tej stronie są tłumaczeniem z języka angielskiego, wykonanym częściowo przez człowieka, a częściowo automatycznie. Materiały te są udostępnione dla Twojej wygody i należy je traktować jedynie jako ogólne źródło informacji. Nie ma jednak gwarancji, że są one kompletne bądź poprawne. Jeśli istnieje jakakolwiek rozbieżność między wersją angielską tej strony a jej tłumaczeniem, wersja angielska jest wersją obowiązującą i ma rozstrzygające znaczenie. Wyświetl anglojęzyczną wersję tej strony.