Z powodu problemu w oprogramowaniu Intel® Quartus® Prime Pro Edition w wersjach 21.3 i 21.4 konstrukcje zawierające Intel® FPGA IP JESD204C cewki F przy użyciu urządzeń Intel Agilex® 7 nie przechodzą przez fazę Intel® Quartus® oprogramowania Prime Pro Edition "generacji logiki obsługi".
Ten błąd występuje, gdy wybrana szybkość transmisji danych nie jest widoczna divisible by 64.
Aby rozwiązać ten problem, wybierz szybkość transmisji danych w IP JESD204C, która jest widoczna divisible by 64.
Jeśli nie jest to praktyczne, musisz wybrać częstotliwość wyjściową PLL systemu przy użyciu następującego równania:
Częstotliwość wyjściowa PLL systemu = (szybkość transmisji danych/32) * 2
Wynikowa częstotliwość wyjściowa PLL systemu musi wynosić mniej niż lub być równa 1 GHz na specyfikację System PLL.
Ten problem ma zostać naprawiony w przyszłej wersji oprogramowania Intel® Quartus® Prime Pro Edition.