Identyfikator artykułu: 000089180 Typ materiałów: Rozwiązywanie problemów Ostatnia zmiana: 14-03-2023

Dlaczego moje Intel Agilex® FPGA I/O PLL nie blokują lub mają wysokie zakłócenia po rekonfiguracji?

Środowisko

  • Intel® Quartus® Prime Pro Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Opis

    Z powodu problemu w oprogramowaniu Intel® Quartus® Prime Pro Edition w wersji 21.4 i wcześniejszej pętla® PLL Intel Agilex FPGA może ulec awarii lub działać nieoptymalnie na sprzęcie po rekonfiguracji.
    Ten problem może wystąpić, gdy rekonfiguracja . MiF jest generowany przy użyciu platformy Platform Designer. Ustawienia dotyczące sterowania przepustowością, ładowania i ripplecap są skonfigurowane dla 10 dewiacji Intel® Stratix®, a nie dla urządzeń Intel Agilex® 7.
    Problem ten dotyczy zarówno banków we/wy, jak i sieci szkieletowych, ale nie wpływa na inne rodziny urządzeń.

    Rozdzielczość

    Aby rozwiązać ten problem, ręcznie ustaw kontrolę przepustowości, zator i ustawienia zgrywania zgodnie z Intel Agilex® Clocking i PLL User Guide.
    Ten problem ma zostać naprawiony w przyszłej wersji oprogramowania Intel® Quartus® Prime Pro Edition.

    Podobne produkty

    Ten artykuł dotyczy 1 prod.

    FPGA i FPGA SoC Intel® Agilex™

    Potrzebna pomoc?

    Skontaktuj się z działem pomocy technicznej

    Zastrzeżenie

    1

    Publikowanie treści i wykorzystanie zawartości tej witryny podlega Regulaminowi witryny Intel.com.

    Materiały zawarte na tej stronie są tłumaczeniem z języka angielskiego, wykonanym częściowo przez człowieka, a częściowo automatycznie. Materiały te są udostępnione dla Twojej wygody i należy je traktować jedynie jako ogólne źródło informacji. Nie ma jednak gwarancji, że są one kompletne bądź poprawne. Jeśli istnieje jakakolwiek rozbieżność między wersją angielską tej strony a jej tłumaczeniem, wersja angielska jest wersją obowiązującą i ma rozstrzygające znaczenie. Wyświetl anglojęzyczną wersję tej strony.