Identyfikator artykułu: 000090686 Typ materiałów: Errata Ostatnia zmiana: 11-01-2023

Dlaczego funkcja Interlaken (drugiej generacji) Intel® Stratix® 10 FPGA IP przykład nie zamyka timingów, gdy jest skonfigurowany z prędkością 25 Gb/s i tryb widoku na bok z interfejsem Interlaken?

Środowisko

  • Intel® Quartus® Prime Pro Edition
  • Układ FPGA Intel® IP z protokołem Interlaken (drugiej generacji)
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Opis

    Ze względu na problem w oprogramowaniu Intel® Quartus® Prime Pro Edition w wersji 22.1 i wcześniej włączona jest funkcja Interlaken (drugiej generacji) Intel® Stratix® 10 FPGA IP Przykład może nie zakończyć się zamknięciem timingów, gdy jest skonfigurowany z prędkością 25 Gb/s i włączony jest tryb widoku z protokołu Interlaken.

    Rozdzielczość

    Aby rozwiązać ten problem w oprogramowaniu Intel® Quartus® Prime Pro w wersji 22.1 i wcześniejszej, uruchom Design Space Explorer II w oprogramowaniu Intel® Quartus® Prime Pro i wykonaj loterie inicjałów.
    Ten problem ma zostać naprawiony w przyszłej wersji oprogramowania Intel® Quartus® Prime Pro Edition.

    Podobne produkty

    Ten artykuł dotyczy 3 prod.

    FPGA Intel® Stratix® 10 i SoC
    Zestaw programistyczny do sprawdzania integralności sygnału Intel® Stratix® 10 GX
    Zestaw programistyczny do sprawdzania integralności sygnału Intel® Stratix® 10 TX

    Zastrzeżenie

    1

    Publikowanie treści i wykorzystanie zawartości tej witryny podlega Regulaminowi witryny Intel.com.

    Materiały zawarte na tej stronie są tłumaczeniem z języka angielskiego, wykonanym częściowo przez człowieka, a częściowo automatycznie. Materiały te są udostępnione dla Twojej wygody i należy je traktować jedynie jako ogólne źródło informacji. Nie ma jednak gwarancji, że są one kompletne bądź poprawne. Jeśli istnieje jakakolwiek rozbieżność między wersją angielską tej strony a jej tłumaczeniem, wersja angielska jest wersją obowiązującą i ma rozstrzygające znaczenie. Wyświetl anglojęzyczną wersję tej strony.