Ze względu na znany problem opisany w arkuszu urządzenia 7 Intel Agilex® ES Errata oraz wytycznych użytkownika (ES-1069). W przypadku korzystania z Avalon® Intel® FPGA IP streamingu cewki P dla PCI Express z włączoną funkcją wielu funkcji rejestr statusu urządzenia PCI Express (przesunięcie bitu 0x07Ah [5]: oczekuje na bit transakcji) dla każdej z funkcji wirtualnych (VF) jest wdrażany jako rejestr stanu Write-1-to-Clear (RW1C). Wersja 4.0 specyfikacji podstawowej PCI Express w wersji 1.0 oznacza, że rejestr ten musi zostać wdrożony jako tylko do odczytu (RO), gdy funkcja wielo funkcji jest włączona. Ten problem nie powoduje awarii funkcjonalnych.
Nie ma planu rozwiązania tego problemu. Aby rozwiązać ten problem, logika aplikacji może użyć interfejsu Configuration OC (PiS) lub interfejsu Direct User Avalon® Memory-Mapped, aby zmodyfikować dostęp konfiguracji do tego rejestru.