Identyfikator artykułu: 000090985 Typ materiałów: Errata Ostatnia zmiana: 03-04-2023

Dlaczego oczekuje na transakcję bit pozostaje potwierdzany dla funkcji wirtualnych podczas korzystania z Avalon® Intel® FPGA IP streamingu cewki P do PCI Express?

Środowisko

  • Intel® Quartus® Prime Pro Edition
  • Interfejsy
  • Apple family*

    BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Opis

    Ze względu na znany problem opisany w arkuszu urządzenia 7 Intel Agilex® ES Errata oraz wytycznych użytkownika (ES-1069). W przypadku korzystania z Avalon® Intel® FPGA IP streamingu cewki P dla PCI Express z włączoną funkcją wielu funkcji rejestr statusu urządzenia PCI Express (przesunięcie bitu 0x07Ah [5]: oczekuje na bit transakcji) dla każdej z funkcji wirtualnych (VF) jest wdrażany jako rejestr stanu Write-1-to-Clear (RW1C). Wersja 4.0 specyfikacji podstawowej PCI Express w wersji 1.0 oznacza, że rejestr ten musi zostać wdrożony jako tylko do odczytu (RO), gdy funkcja wielo funkcji jest włączona. Ten problem nie powoduje awarii funkcjonalnych.

    Rozwiazanie

    Nie ma planu rozwiązania tego problemu. Aby rozwiązać ten problem, logika aplikacji może użyć interfejsu Configuration OC (PiS) lub interfejsu Direct User Avalon® Memory-Mapped, aby zmodyfikować dostęp konfiguracji do tego rejestru.

    Podobne produkty

    Ten artykuł dotyczy 2 prod.

    FPGA Intel® Stratix® 10 DX
    FPGA i FPGA SoC Intel® Agilex™ z serii F

    Materiały zawarte na tej stronie są tłumaczeniem z języka angielskiego, wykonanym częściowo przez człowieka, a częściowo automatycznie. Materiały te są udostępnione dla Twojej wygody i należy je traktować jedynie jako ogólne źródło informacji. Nie ma jednak gwarancji, że są one kompletne bądź poprawne. Jeśli istnieje jakakolwiek rozbieżność między wersją angielską tej strony a jej tłumaczeniem, wersja angielska jest wersją obowiązującą i ma rozstrzygające znaczenie. Wyświetl anglojęzyczną wersję tej strony.