Dlaczego podczas korzystania z Intel Agilex® 7 FPGA Cewki P, dlaczego podczas kompilowania wielokanałowego Intel® FPGA IP DMA w symulatorze Cadence Xcelium widoczne są błędy symulacyjne?

Jak podano w tabeli 34. Obsługiwane symulatory cewki P wielokanałowej Intel® FPGA IP DMA dla INTERFEJSU PCI Express Design Przykład podręcznika użytkownika, symulator Cadence Xcelium nie jest obsługiwany, jeśli symulacja tej konfiguracji IP jest próbowana przy użyciu Cadence Xcelium, wyświetli się następujący błąd:

> USD/xcelium_setup,sh
~~~~~
xmelab: *W,DSEMEL: ten projekt systemVerilog będzie symulowany zgodnie z symulacją semantyki systemowej IEEE 1800-2009. Użyj opcji -disable_sem2009 do wyłączenia semantyki symulacyjnej SV 2009.
xmelab: *F,CUMSTS: w jednym lub więcej modułach brakuje dyrektywy w zakresie czasu.
xmsim: 20.03-s005: (c) Prawa autorskie 1995-2020 Cadence Design Systems, Inc.
xmsim: *F,NOSNAP: migawka "pcie_ed_tb.pcie_ed_tb" nie istnieje w bibliotekach.

Obsługa symulatora Cadence Xcelium tej konfiguracji IP jest zaplanowana na przyszłą wersję oprogramowania Intel® Quartus® Prime Pro Edition.

Aby rozwiązać ten problem z istniejącą wersji IP, upewnij się, że obsługiwany symulator jest używany.