Identyfikator artykułu: 000091814 Typ materiałów: Rozwiązywanie problemów Ostatnia zmiana: 16-11-2022

Dlaczego moje łącze nie pojawia się, gdy używam modułu optycznego 400 G w moim projekcie cewki F Intel® Agilex™ I serii I FPGA?

Środowisko

  • Intel® Quartus® Prime Pro Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problem krytyczny

    Opis

    Dla urządzenia nadawczo-odbiorczego Intel® Agilex™ FPGA F-Tile FGT powyżej projektu 50G PAM4, aby odnieść sukces w przypadku korzystania z modułów optycznych 400G do pętli zwrotnej, musisz ustawić tryb multimediów naVSR/światłowody.
    Rozwiazanie

    Aby rozwiązać ten problem, zapoznaj się z procesem set_media_mode w następującym pliku .tcl:

    ttk_helper_fgt_eth.tcl


    Aby ustawić tryb multimediów na VSR/Optics, wykonaj następujące czynności:

    1. W przypadku kanałów logicznych od 0 do 15 wartość zwrotu 0xFFFFC[1:0] wskazuje na fizyczną lokalizację kanału logicznego 0. Jeśli wartość zwrotu to 2'b00, oznacza to, że logiczny kanał 0 znajduje się w fizycznej ścieżce 0. 2'b01 oznacza, że kanał logiczny 0 znajduje się na fizycznej ścieżce 1, 2'b10 oznacza fizyczny pas 2, a 2'b11 oznacza fizyczny pas 3. Ta wartość zwrotu odnosi się do wszystkich 16 kanałów logicznych.
    2. wartość zwrotu 0x1FFFFC[1:0] wskazuje na fizyczną lokalizację kanału logicznego 1.
      wartość zwrotu 0x2FFFFC[1:0] oznacza fizyczną lokalizację kanału 2.
      ...
      wartość zwrotu 0x8FFFFC[1:0] wskazuje na fizyczną lokalizację kanału logicznego 8.
    3. W przypadku Ch0 ~ Ch3 wykonaj następujące kroki:
      a) Zapisz 0x14a(lane_number)64, aby zająć się 0x9003C.
      b) Adres ankiety 0x90040 do bitu 14 = 0 i bit 15 = 1.
      c) Zapis 0x142(lane_number)64 na adres 0x9003C.
      d) Adres 0x90040 do bitu 14 = 0 i bit 15 = 0.

      Jeśli chcesz wrócić do wartości domyślnej, wykonaj następujące czynności:
      a) Zapis 0x10a(lane_number)64 na adres 0x9003C
      b) Adres ankiety 0x90040 do bitu 14 = 0 i bit 15 = 1.
      c) Zapis 0x102(lane_number)64 na adres 0x9003C.
      d) Adres 0x90040 do bitu 14 = 0 i bit 15 = 0.
    4. W przypadku Ch4 ~ Ch7 wykonaj następujące czynności:
      a) Zapisz 0x14a(lane_number)64, aby odnieść się do 0x49003C.
      b) Adres ankiety 0x490040 do bitu 14 = 0 i bit 15 = 0.
      c) Zapis 0x142(lane_number)64 na adres 0x49003C.
      d) Adres 0x490040 do bitu 14 = 0 i bit 15 = 1.

      Jeśli chcesz wrócić do wartości domyślnej, wykonaj następujące czynności:
      a) Zapis 0x10a(lane_number)64 w celu uzyskania 0x49003C adresu.
      b) Adres 0x490040 do bitu 14 = 0 i bit 15 = 1.
      c) Zapis 0x102(lane_number)64 na adres 0x49003C.
      d) Adres ankiety 0x490040 do bitu 14 = 0 i bit 15 = 0.

    Podobne produkty

    Ten artykuł dotyczy 3 prod.

    FPGA i FPGA SoC Intel® Agilex™
    Zestawy dla deweloperów FPGA Intel® Agilex™ z serii I
    Sterownik Intel® FPGA Download Cable

    Materiały zawarte na tej stronie są tłumaczeniem z języka angielskiego, wykonanym częściowo przez człowieka, a częściowo automatycznie. Materiały te są udostępnione dla Twojej wygody i należy je traktować jedynie jako ogólne źródło informacji. Nie ma jednak gwarancji, że są one kompletne bądź poprawne. Jeśli istnieje jakakolwiek rozbieżność między wersją angielską tej strony a jej tłumaczeniem, wersja angielska jest wersją obowiązującą i ma rozstrzygające znaczenie. Wyświetl anglojęzyczną wersję tej strony.