Identyfikator artykułu: 000091822 Typ materiałów: Komunikaty o błędach Ostatnia zmiana: 22-09-2022

Błąd wewnętrzny: podsystem: U2B2_CDB, plik: /quartus/db/u2b2/u2b2_nd_io48tile_config_creator_module.cpp, wiersz: 12265

Środowisko

  • Intel® Quartus® Prime Pro Edition
  • Układ FPGA Intel® IP IOPLL
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Opis

    Z powodu problemu w oprogramowaniu Intel® Quartus® Prime Pro Edition wersji 22.2 lub wcześniejszej, ten wewnętrzny błąd może pojawić się podczas kompilowania projektu ukierunkowanego na rodzinę urządzeń Intel® Stratix® 10.

    Błąd występuje w projektach zawierających Intel® FPGA IP IOPLL, w którym refclk jest przypisany do standardu we/wy LVDS, a porty extclk_out są przypisane do standardu I/O Differential 1.2-V SSTL.

    Rozdzielczość

    Aby uniknąć tego błędu, zmień standard we/wy portu extclk_out na LVDS, ponieważ differential 1.2-V SSTL jest nieobsługiwanym standardem we/wy dla portów extclk_out .

    Ten wewnętrzny błąd zostanie przekształcony w znaczący komunikat błędu w przyszłej wersji oprogramowania Intel® Quartus® Prime Pro Edition.

    Podobne produkty

    Ten artykuł dotyczy 1 prod.

    FPGA Intel® Stratix® 10 i SoC

    Zastrzeżenie

    1

    Publikowanie treści i wykorzystanie zawartości tej witryny podlega Regulaminowi witryny Intel.com.

    Materiały zawarte na tej stronie są tłumaczeniem z języka angielskiego, wykonanym częściowo przez człowieka, a częściowo automatycznie. Materiały te są udostępnione dla Twojej wygody i należy je traktować jedynie jako ogólne źródło informacji. Nie ma jednak gwarancji, że są one kompletne bądź poprawne. Jeśli istnieje jakakolwiek rozbieżność między wersją angielską tej strony a jej tłumaczeniem, wersja angielska jest wersją obowiązującą i ma rozstrzygające znaczenie. Wyświetl anglojęzyczną wersję tej strony.