Identyfikator artykułu: 000092082 Typ materiałów: Rozwiązywanie problemów Ostatnia zmiana: 08-09-2022

Dlaczego Timing Analyzer zgłasza zegary o negatywnej krawędzi jako zegary dodatnie na krawędzi?

Środowisko

  • Intel® Quartus® Prime Pro Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Opis

    Z powodu problemu w oprogramowaniu Intel® Quartus® Prime Pro Edition w wersji 22.2 i wcześniej, może się okazać, że zegary o negatywnym brzegu sieci są zgłaszane przez Timing Analyzer jako zegary dodatnie dla rejestracji w komórkach IO. Ten problem dotyczy jedynie projektów ukierunkowanych na urządzenia Intel® Agilex™.

     

     

    Rozdzielczość

    Aby rozwiązać ten problem, ręcznie wyłącz pakowanie rejestru na dowolnym FF z odwrotnym zegarem w komórce IO. Na przykład:

     

    set_instance_assignment -name FAST_INPUT_REGISTER -to -entity OFF

    set_instance_assignment -name FAST_OUTPUT_ENABLE_REGISTER -to -entity OFF

    set_instance_assignment -name FAST_OUTPUT_REGISTER -to -entity OFF

     

    Ten problem ma zostać naprawiony w przyszłej wersji oprogramowania Intel® Quartus® Prime Pro Edition.

    Podobne produkty

    Ten artykuł dotyczy 1 prod.

    FPGA i FPGA SoC Intel® Agilex™

    Potrzebna pomoc?

    Skontaktuj się z działem pomocy technicznej

    Zastrzeżenie

    1

    Publikowanie treści i wykorzystanie zawartości tej witryny podlega Regulaminowi witryny Intel.com.

    Materiały zawarte na tej stronie są tłumaczeniem z języka angielskiego, wykonanym częściowo przez człowieka, a częściowo automatycznie. Materiały te są udostępnione dla Twojej wygody i należy je traktować jedynie jako ogólne źródło informacji. Nie ma jednak gwarancji, że są one kompletne bądź poprawne. Jeśli istnieje jakakolwiek rozbieżność między wersją angielską tej strony a jej tłumaczeniem, wersja angielska jest wersją obowiązującą i ma rozstrzygające znaczenie. Wyświetl anglojęzyczną wersję tej strony.