Identyfikator artykułu: 000092243 Typ materiałów: Komunikaty o błędach Ostatnia zmiana: 08-02-2023

Błąd (19433): transfer między peryfekcją i DSP lub RAM (nazwa sygnału) przez komórkę logiczną (nazwa sygnału) uniemożliwia transfer timingu

Środowisko

  • Intel® Quartus® Prime Pro Edition
  • Układ FPGA Intel® Stratix® 10 IP interfejsów pamięci zewnętrznych
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Opis

    Ten komunikat o błędzie wyświetlany jest podczas kompilowania projektu łączącego interfejsy pamięci zewnętrznej Intel® Stratix® 10 FPGA IP z blokiem pamięci RAM bezpośrednio za pomocą oprogramowania Intel® Quartus® Prime Pro Edition.

    Rozdzielczość

    Możesz uniknąć tego błędu, dodając co najmniej jeden etap potoku między interfejsami pamięci zewnętrznej Intel® Stratix® 10 FPGA IP i blokową pamięcią RAM.

    Podobne produkty

    Ten artykuł dotyczy 1 prod.

    FPGA Intel® Stratix® 10 i SoC

    Potrzebna pomoc?

    Skontaktuj się z działem pomocy technicznej

    Zastrzeżenie

    1

    Publikowanie treści i wykorzystanie zawartości tej witryny podlega Regulaminowi witryny Intel.com.

    Materiały zawarte na tej stronie są tłumaczeniem z języka angielskiego, wykonanym częściowo przez człowieka, a częściowo automatycznie. Materiały te są udostępnione dla Twojej wygody i należy je traktować jedynie jako ogólne źródło informacji. Nie ma jednak gwarancji, że są one kompletne bądź poprawne. Jeśli istnieje jakakolwiek rozbieżność między wersją angielską tej strony a jej tłumaczeniem, wersja angielska jest wersją obowiązującą i ma rozstrzygające znaczenie. Wyświetl anglojęzyczną wersję tej strony.