Identyfikator artykułu: 000092261 Typ materiałów: Rozwiązywanie problemów Ostatnia zmiana: 22-02-2023

Dlaczego korzystanie z dedykowanego Intel® Stratix® 10 lub Intel Agilex® 7 urządzeń FPGA REFCLK_GXB pinów do zegara refclk IOPLL jest naruszane co najmniej 7 FPGA?

Środowisko

  • Intel® Quartus® Prime Pro Edition
  • Układ FPGA Intel® IP IOPLL
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Opis

    Ze względu na problem w oprogramowaniu Intel® Quartus® Prime Pro Edition, przy użyciu dedykowanego pinu REFCLK_GXB, można zauważyć naruszenie minimalnej szerokości impulsu na styku refclk pll przy użyciu dedykowanego pinu REFCLK_GXB do taktowania refclk IOPLL.

    Celem naruszenia szerokości impulsu minimalnego będzie zwykle nazwa pinu ~inputFITTER_INSERTED_FITTER_INSERTED~fpll_c0_div

     

     

    Rozdzielczość

    Aby uniknąć tego błędu, dodaj następujące ograniczenie pliku ograniczeń projektowych Synopsys* (.sdc):

    disable_min_pulse_width [get_cells ~inputFITTER_INSERTED_FITTER_INSERTED]

    Podobne produkty

    Ten artykuł dotyczy 2 prod.

    FPGA Intel® Stratix® 10 i SoC
    FPGA i FPGA SoC Intel® Agilex™

    Potrzebna pomoc?

    Skontaktuj się z działem pomocy technicznej

    Zastrzeżenie

    1

    Publikowanie treści i wykorzystanie zawartości tej witryny podlega Regulaminowi witryny Intel.com.

    Materiały zawarte na tej stronie są tłumaczeniem z języka angielskiego, wykonanym częściowo przez człowieka, a częściowo automatycznie. Materiały te są udostępnione dla Twojej wygody i należy je traktować jedynie jako ogólne źródło informacji. Nie ma jednak gwarancji, że są one kompletne bądź poprawne. Jeśli istnieje jakakolwiek rozbieżność między wersją angielską tej strony a jej tłumaczeniem, wersja angielska jest wersją obowiązującą i ma rozstrzygające znaczenie. Wyświetl anglojęzyczną wersję tej strony.