Z powodu problemu w oprogramowaniu Intel® Quartus® Prime Pro Edition w wersji 22.3 pliki .sdc wygenerowane dla Intel® FPGA Hard IP Ethernet cewki F niewłaściwie ograniczają porty o_clk_rec_div i o_clk_rec_div64 . Te niewłaściwe ograniczenia mogą prowadzić do awarii funkcjonalnych podczas korzystania z tej własności intelektualnej (IP).
Odpowiednia częstotliwość dla o_clk_rec_div64 (podana jako rx_clkout w raportach timingów) wynosi 161,1328125 MHz dla projektów 10G i 40G oraz 402.83203125 MHz lub 415.0390625 MHz w przypadku innych częstotliwości.
Właściwa częstotliwość dla o_clk_rec_div (podana jako rx_clkout2 w raportach timingów) wynosi 156,25 MHz dla 10 G, 312,5 MHz dla projektów 40G i 390,625 MHz dla innych szybkości.
Aby rozwiązać ten problem, możliwe jest zastąpienie ograniczeń na poziomie IP poprzez zdefiniowanie nowych ograniczeń okresu zegara w pliku ograniczeń projektowych Synopsys (SDC) najwyższego poziomu.
W poniższym przykładzie zegary *rx_pld_pcs_clk_ref i *rx_user_clk_ref przesuwne są tak, że częstotliwości rx_clkout i rx_clkout2 są wyprowadzone w czysty sposób.
Zegary te są głównymi zegarami dla rx_clkout i rx_clkout2.
- ustawić clk_target [get_clock_info —targets IP_INST[0].hw_ip_top|dut|eth_f_0|rx_pld_pcs_clk_ref|ch23]
- create_clock -add -period 2.095 -name IP_INST[0].hw_ip_top|dut|eth_f_0|rx_pld_pcs_clk_ref|ch23 $clk_target
- ustawić clk_target [get_clock_info —targets IP_INST[0].hw_ip_top|dut|eth_f_0|rx_user_clk_ref|ch23]
- create_clock -add -period 2.226 -name IP_INST[0].hw_ip_top|dut|eth_f_0|rx_user_clk_ref|ch23 $clk_target
Ten problem ma zostać naprawiony w przyszłej wersji oprogramowania Intel® Quartus® Prime Pro Edition.
