Dlaczego przykład projektu dla pakietu dynamicznej rekonfiguracji cewki F Intel® FPGA IP nie działa w sprzęcie z włączoną wewnętrzną funkcją pętli szeregowej?

Z powodu problemu w oprogramowaniu Intel® Quartus® Prime Pro Edition w wersji 22.2 przykład projektu pakietu dynamicznej rekonfiguracji cewki F Intel® FPGA IP nie będzie działać prawidłowo na sprzęcie z włączoną wewnętrzną funkcją pętli szeregowej.

Problem ten dotyczy wszystkich wariantów FGT przykładu projektu, niezależnie od rodzaju własności intelektualnej (IP).

Aby obejść ten problem w sprzęcie, najpierw wykonaj następujące kroki, aby potwierdzić, że przykład projektu działa w wewnętrznym trybie pętli szeregowej:

1.) Przejdź do katalogu projektów /hardware_test_design/hwtest/src.

2.) Otwórz plik parametr.tcl i sprawdź, czy parametr "loopback mode" jest ustawiony na 1, jak pokazano poniżej:

zestaw loopback_mode 1

3.) Jeśli parametr nie jest ustawiony na 1, przykład projektu działa w trybie zewnętrznej pętli zwrotowej i to rozwiązanie nie ma zastosowania. Jeśli parametr jest ustawiony na 1, przejdź tak, jak pokazano poniżej:

4.) Przejdź do katalogu projektowego /hardware_test_design/hwtest/testy

5.) W przypadku wariantów Ethernet otwórz plik ftile_eth_dr_test.tcl .
W przypadku wariantów CPRI otwórz plik ftile_cpri_dr_test.tcl .
W przypadku wersji Direct Phy otwórz plik ftile_dphy_dr_test.tcl .
Niezależnie od wariantu obejście pozostaje takie samo.

6.) Znajdź i zmień następujące wiersze:

Z
    jeśli {$loopback_mode == 1} {
set_ilb $NUM_CHANNELS 1
} inaczej {
#set_ilb $NUM_CHANNELS 0
}
    
Do
   jeśli {$loopback_mode == 1} {
set_ilb $NUM_CHANNELS 0
}

7.) Zapisz plik.

Ten problem ma zostać naprawiony w przyszłej wersji oprogramowania Intel® Quartus® Prime Pro Edition.