W tym przykładzie projektowym jest projekt portalu web-server based Board Update Portal (BUP), który zawiera procesor Nios II oraz Intel® FPGA IP do kontroli dostępu do multimediów Potrójnej Prędkości Ethernet (MAC). Przykład projektu wdraża podstawowe funkcje zdalnej konfiguracji w systemach opartych na Nios II z EPCQ dla urządzenia Cyclone® V E FPGA.
Projekt może otrzymać adres IP z dowolnego serwera DHCP i obsługiwać stronę internetową z pamięci flash na płycie głównej do dowolnego komputera hosta w tej samej sieci. Strona internetowa umożliwia przesyłanie nowych projektów FPGA sprzętu użytkownika i oprogramowania użytkownika. Jednocześnie można również uruchomić rekonfigurację z obrazu fabrycznego na obraz użytkownika za pomocą strony internetowej.
Korzystanie z tego przykładu projektu
Projekt ten jest oparty na zestawie programistycznym Cyclone V E FPGA. Aby uruchomić ten przykład, pobierz pakiet instalacyjny ze sklepu Intel FPGA projektowania. Aby uruchomić projekt, postępuj zgodnie z instrukcjami podanymi w przewodniku referencyjnym.
Jeśli nie udało Ci się uruchomić przykładu projektu, zapoznaj się z fta w celu debugowania i znalezienia możliwej przyczyny. Jeśli chcesz przenieść projekt na inne zestawy programistyczne, zapoznaj się ze wskazówkami dotyczącymi migracji projektu, aby uzyskać szczegółowe informacje.
Specyfikacje projektowe
Projekt zawiera następujące komponenty:
- Kontroler pamięci szeregowej flash Altera®
- pętla Altera zamknięta w fazie (PLL)
- Altera zdalna aktualizacja
- JTAG UART
- Procesor Nios II drugiej generacji
- Pamięć wbudowana (RAM lub ROM)
- PIO (równoległe we/wy)
- Kontroler resetowania
- Kontroler DMA Scatter-Gather
- Urządzenia peryferyjne z identyfikatorem systemowym
- Sieć Ethernet potrójnej prędkości