Przykład projektowania sprzętu Nios II Ethernet Standard zapewnia połączenie urządzeń peryferyjnych i pamięci podobnych do typowego systemu procesora Nios II. Jest to interfejs projektowy z każdym komponentem sprzętowym w Intel® FPGA zestawach programistycznych, takich jak SDRAM, LED, naciśnięcie przycisku oraz fizyczny interfejs Ethernet lub kontrola dostępu do multimediów (PHY/MAC). Możesz wykorzystać projekt Nios II Ethernet Standard jako punktu wyjścia dla własnego wbudowanego systemu, dodając lub usuwając komponenty, aby spełnić niestandardowe wymagania.
Projekt ten jest przeznaczony dla następujących zestawów programistycznych Intel FPGA z serii 10:
- Intel® MAX® 10 NEEK
- Zestaw programistyczny Intel MAX 10 FPGA
- Zestaw ewaluacyjny FPGA Intel® Cyclone® 10 LP
- Zestaw programistyczny Intel® Arria® 10 SoC
Specyfikacje projektów sprzętu
- Nios II rdzeń procesora z modułem debugowania JTAG
- Kontroler DDRx SDRAM / kontroler pamięci HyperRam
- Interfejs Ethernet
- JTAG UART
- Czasomierz systemu
- Timer o wysokiej rozdzielczości
- Licznik wydajności
- Równoległe wejścia/wyjścia LED (PIO)
- PiO po naciśnięciu przycisku
- Urządzenia peryferyjne z identyfikatorem systemowym
Nowsze konstrukcje przeznaczone dla rodziny urządzeń FPGA z serii 10 oraz ich odpowiednie zestawy programistyczne są dostępne w Intel FPGA sklepie projektowym.
Korzystanie z tego projektu podlega warunkom umowy licencyjnej Intel® Design Example Agreementi podlega jej postanowień.
Starsze urządzenie
Rodzina urządzeń z serii V i poniższy użyty przykład projektu w oparciu o hierarchiczną konstrukcję Qsys, w której zastosowano system najwyższego poziomu i dwa podsystemy, czyli podsystemy urządzeń peryferyjnych i podsystem Ethernet, jak pokazano na rys. 1.
Projekt ten jest przeznaczony dla następujących zestawów programistycznych Altera®:
- Zestaw ewaluacyjny wbudowanych Nios II, Cyclone® III edycji
- Zestaw do projektowania systemów wbudowanych, wersja Cyclone III
- Zestaw programistyczny Stratix® IV GX FPGA
- Zestaw programistyczny Cyclone® V GT FPGA
Specyfikacje projektów sprzętu
- Nios II rdzeń procesora z modułem debugowania JTAG
- Kontroler DDRx SDRAM
- Interfejs pamięci flash common flash (CFI)
- Interfejs Ethernet
- JTAG UART
- Czasomierz systemu
- Timer o wysokiej rozdzielczości
- Licznik wydajności
- Równoległe wejścia/wyjścia LED (PIO)
- PiO po naciśnięciu przycisku
- Urządzenia peryferyjne z identyfikatorem systemowym
Pobierz pliki użyte w tym przykładzie:
- niosii-ethernet-standard-readme.txt
- niosii-ethernet-standard-3c25.zip
- niosii-ethernet-standard-3c120.zip
- niosii-ethernet-standard-4sgx230.zip
przykład projektu Cyclone V GT Ethernet Standard oraz informacje o ich odpowiednich zestawach programistycznych są dostępne w Intel FPGA sklepie projektowym.
Użytkowanie tego projektu podlega warunkom umowy licencyjnej Altera Hardware Reference Design License Agreement.
Uwaga: aby uzyskać więcej informacji na temat obsługi i licencji NicheStack TCP/IP Stack, zapoznaj się z wykorzystaniem NicheStack TCP/IP Stack – Nios II strona.