Ograniczenie interfejsu RGMII sieci Ethernet potrójnej prędkości z funkcją opóźnienia zewnętrznego interfejsu PHY

author-image

Według

Celem tego przykładu jest zaprezentowanie sposobu ograniczenia TSE_RGMII. Ten przykład projektu ma zastosowanie tylko wtedy, gdy funkcja opóźnienia (przesunięcie o 90 stopni) TX_CLK i RX_CLK zewnętrznego interfejsu PHY jest włączona. Może działać na 3 różnych prędkościach, które są 10 MHz, 100 MHz i 1000 MHz.

Zakłada się, że użytkownik zapoznał się z rdzeniem własności intelektualnej (IP) sieci Triple Speed Ethernet, ALTDDIO, ALTPLL, TimeQuest i statyczną analizą timingów oraz zsynchronizowaną koncepcją źródła podwójnej prędkości danych (DDR).

Jak ograniczyć

  1. Wybierz metodę ograniczenia interfejsu: metodę skupioną na systemie lub metodę skupioną na Intel® FPGA.
    • Inna metoda wymaga innej wzory, aby obliczyć wartość opóźnienia w poleceniu set_input_delay i set_output_delay.
    • W tym przykładzie projektu zastosowano metodę skupioną na systemie
  2. Zdecyduj, czy włączyć lub wyłączyć funkcję opóźnienia (przesunięcie o ±90 stopni) zewnętrznego PHY, ponieważ określi ona rodzaj wyrównania między zegarem a danymi.
    • Przesunięcie o 90 stopni — > centrum wyrównane
    • Brak przesunięcia —> z krawędzią
    • Ten przykład projektu dotyczy funkcji opóźnień TX i RX zewnętrznych interfejsów PHY, które są włączone (tylko przesunięcie 90 stopni)
  3. Określ pożądany start i relację zatrzasku.
    • Istnieją 4 rodzaje startów i relacje zatrzaskowe. Są to relacje Rise-Rise (RR), Rise-Fall (RF), Fall-Rise (FR) i Fall-Fall (FF)
    • Dane techniczne RGMII stanowią, że LSB danych [3:0] będzie wysyłać najpierw na brzegu wznoszącym się, a msb danych [7:4], po którym następuje opadająca krawędź.
    • Projekt TSE z interfejsem RGMII przechwytuje dane na wznoszącej się krawędzi, a następnie na opadającym brzegu. Oznacza to, że zegar musi zostać przesunięty na +90 stopni zamiast -90 stopni
    • Pożądane uruchomienie konfiguracji i relacja zatrzasku (strzałka na czerwono): RR i FF
    • Pożądane wstrzymanie uruchamiania i relacja zatrzasku (strzałka w kolorze niebieskim): FR i RF
  4. Ogranicz interfejs RGMII. Ograniczenia projektowe Synopsys (SDC) są oparte na projekcie i aplikacji. Jednakże istnieje kilka głównych rozwiązań SDC niezbędnych do interfejsu RGMII.

Rys. 2. Relacja zegara uruchamiania i zegara zatrzasku

TX

  • create_clock
    • zegar, który zatrzaskuje dane w Intel® FPGA przed przeniesieniem do zewnętrznego PHY
  • create_generated_clock:
    • zegar z przesunięciem fazy 90 stopni, który zatrzaskuje dane na zewnętrznym PHY
  • set_false_path:
    • To niechciana relacja, która nie może być analizowana w analizie timingów. W tym przykładzie projektu niechciane relacje dla konfiguracji to RF i FR, podczas gdy niechciane relacje dla wstrzymania to RR i FF

set_false_path -fall_from [data_clock] -rise_to [output_clock] -setup
set_false_path -rise_from [data_clock] -fall_to [output_clock] -setup
set_false_path -rise_from [data_clock] -rise_to [output_clock] -hold
set_false_path -fall_from [data_clock] -fall_to [output_clock] -hold

 

  • set_output_delay

set_output_delay -clock output_clock\
-max [expr $data_delay_max + $tsu - $clk_delay_min] \
[get_ports data_out] \
-add_delay

set_output_delay -clock output_clock\
-max [expr $data_delay_max + $tsu - $clk_delay_min] \
[get_ports data_out] \
-clock_fall \
-add_delay

set_output_delay -clock output_clock \
-min [expr $data_delay_min - $th - $clk_delay_max] \
[get_ports data_out ] \
-add_delay

set_output_delay -clock output_clock \
-min [expr $data_delay_min - $th - $clk_delay_max] \
[get_ports data_out ] \
-clock_fall \
-add_delay

 

TSE_RGMII RX

  • create_clock:
    • wirtualny zegar, który zatrzaskuje dane wewnątrz zewnętrznego dysku PHY przed transmisją do Intel® FPGA
  • stwórz _clock:
    • zegar z przesunięciem fazy 90 stopni, który zatrzaskuje dane w Intel® FPGA
  • set_false_path:
    • To niechciana relacja, która nie może być analizowana w analizie timingów. W tym przykładzie projektu niechciane relacje dla konfiguracji to RF i FR, podczas gdy niechciane relacje dla wstrzymania to RR i FF

set_false_path -fall_from [data_clock] -rise_to [output_clock] -setup
set_false_path -rise_from [data_clock] -fall_to [output_clock] -setup
set_false_path -rise_from [data_clock] -rise_to [output_clock] -hold
set_false_path -fall_from [data_clock] -fall_to [output_clock] -hold

 

Jak sprawdzić

Istnieje kilka raportów do sprawdzenia, czy źródło synchronicznego ograniczenia jest ograniczone prawidłowo.

  1. Raport zegara
    • Sprawdź częstotliwość zegara 3 (125 MHz, 25 MHz i 2,5 MHz) oraz jej fazę
    • Rdzeń TX (Intel® FPGA): 125 MHz, 25 MHz i 2,5 MHz
    • RGMII_TX_Clock (zewnętrzny układ PHY): 125 MHz +90 hz, 25 MHz +90 hz oraz 2,5 MHz +90 hz
    • RGMII_RX_Clock (Intel® FPGA): 125 MHz +90 hz, 25 MHz +90 hz oraz 2,5 MHz +90 hz
    • RGMII_RX_Virtual_Clock (zewnętrzne PHY) : 125 MHz, 25 MHz i 2,5 MHz
  2. Raport transferu zegara
    • Sprawdź wszystkie relacje w konfiguracji i przytrzymaj relację startową interfejsu RGMII w celu przesyłania zegara
    • Pożądana konfiguracja: RR i FF
    • Pożądane wstrzymanie: FR i RF
  3. Wszystkie raporty dotyczące timingów we/wy
    • Sprawdź, czy istnieje jakakolwiek nieudana ścieżka i relacja launch-zatrzask w zależności od pożądanej konfiguracji i przytrzymaj relację launch-zatrzask
      • Wejście do rejestracji w celu konfiguracji i przechowywania
      • Zarejestruj się, by uzyskać dane wyjściowe, by przeprowadzić konfigurację i utrzymać

Notatki:

  1. TSE_10_1_RGMII_SDC jest to plik SDC wygenerowany przez megafunction. Nie obejmuje ograniczeń RGMII SDC. Ograniczenie RGMII SDC jest zawarte w RGMII SDC.
  2. Modyfikacja pliku TSE_10_1_RGMII_SDC.sdc:
    • Komentuj derived_pll_clock (wiersz 246), ponieważ uniemożliwia on korzystanie z polecenia create_gererated_clock dla pll w RGMII.sdc
    • Zmień nazwę FF_TX_CLK i FF_RX_CLK w wierszu 59 i wierszu 60 zgodnie z projektem.
  3. Istnieją ostrzeżenia, które mogą zostać zignorowane podczas analizy timingów. Szczegółowe informacje można znaleźć na stronie readme.txt znalezionej w TSE_RGMII_With_SDC.qar.
  4. Pobierz plik użyty w tym przykładzie: TSE_RGMII_With_SDC.qar

Użytkowanie tego projektu podlega warunkom umowy licencyjnej Intel® Design Example License Agreement i podlega jej postanowień.

Materiały zawarte na tej stronie są tłumaczeniem z języka angielskiego, wykonanym częściowo przez człowieka, a częściowo automatycznie. Materiały te są udostępnione dla Twojej wygody i należy je traktować jedynie jako ogólne źródło informacji. Nie ma jednak gwarancji, że są one kompletne bądź poprawne. Jeśli istnieje jakakolwiek rozbieżność między wersją angielską tej strony a jej tłumaczeniem, wersja angielska jest wersją obowiązującą i ma rozstrzygające znaczenie. Wyświetl anglojęzyczną wersję tej strony.