Prezentacja sprzętowa sieci Ethernet 10 Gb/s

Zalecane dla:

  • Urządzenie: Stratix® IV GX

  • Quartus®: wer. 11.0

author-image

By

Przegląd

Nasz projekt referencyjny dotyczący prezentacji sprzętu sieci Ethernet 10 Gb/s to szybki sposób na wdrożenie projektu opartego na technologii 10 GbS Ethernet (10GbE) w Intel® FPGA oraz obserwowanie ruchu sieciowego na żywo przepływającego przez różne sekcje systemu. Projekt ten pomaga również zweryfikować działanie systemu opartego na technologii 10GbE za pomocą funkcji kontrolera dostępu do multimediów 10GbE (MAC) oraz standardowego, gotowego modułu optycznego 10GbE SFP+ lub bezpośredniego sprzężonego zespołu przewodów miedzianych SFP+. Mac 10GbE jest zatwierdzony przez UNH-IOL.

Projekt referencyjny został stworzony z wykorzystaniem funkcji Intel FPGA IP MAC i XAUI PHY 10 GbE z czterema szeregowymi urządzeniami nadawczo-odbiorczymi 3,125-gigabit (Gb) w Intel FPGA w celu wdrożenia jednego portu XAUI 10 GbE. Port XAUI jest konwertowany w podwójnej konstrukcji XAUI na szybką kartę mezzanine (HSMC) (z Terasic) do sieci szeregowej Ethernet 10 Gb/s, co zapewnia interfejs sieciowy poprzez tani moduł optyczny SFP+ lub bezpośredni zespół przewodów sprzężonych SFP+.

Ten projekt referencyjny przedstawia działanie funkcji Intel FPGA IP MAC 10GbE do maksymalnej wydajności przewodowej dzięki niedrogiemu interfejsowi SFP+ w wielu konfiguracjach sprzętowych opartych na pętli, jak pokazano na rys. 1.

Funkcje

  • Przedstawia jeden przykład funkcji Intel FPGA IP MAC i XAUI PHY 10GbE obsługującej operacje 10GbE w trybie XAUI oraz z niedrogim modułem optycznym SFP+ lub interfejsem miedzianym. W celu uzyskania dalszych informacji na temat Intel FPGA IP 10 GbE MAC i XAUI PHY zapoznaj się z przewodnikiem użytkownika funkcji Intel FPGA IP (PDF) sieci Ethernet 10 Gb/s oraz przewodnikiem użytkownika rdzenia IP interfejsu PHY nadajnika-odbiornika (PDF).
  • Zapętlenia systemu w różnych punktach ścieżki danych, które sterują, testują i monitorują operacje 10GbE.
    • Pętla A: interfejs XGMII — lokalna pętla zwrotna
    • Pętla B: interfejs lokalnego pętli FPGA szeregowego fizycznego średniego mocowania (PMA)
    • Pętla C: broadcom XLM8727 XGXS w pętli
    • Pętla D: broadcom NRC8727 PMA w pętli szeregowej
    • Pętla E: światłowód zewnętrzny SFP+ w pętli
  • Sekwencyjne losowe testy seryjne z konfigurowalną liczbą pakietów, typem payload-data i rozmiarem ładunku dla każdego serii. Generator sekwencji binarnej (PRBS) wygeneruje typ danych ładunku w stałych przyrostach lub w sekwencji losowej.
  • Statystyki pakietów dla generatora i monitora PRBS, nadajnika MAC (TX) i odbiornika (RX).
  • Klasyfikacja pakietów różnych długości klatki przekazywana i odbierana przez MAC.
  • Zmierz przepustowość ruchu otrzymanego przez monitor ruchu.
  • Interfejs użytkownika konsoli systemowej oparty na Tcl, który umożliwia dynamiczne sterowanie testem oraz konfigurowanie i monitorowanie wszelkich rejestrów w tym projekcie referencyjnym.

Rys. 1. Projekt referencyjny sprzętu 10 Gb/s Ethernet, ilustrujący testy i konfiguracje w pętli.

Podwójna płyta główna XAUI do SFP+ HSMC jest dostępna w firmie Terasic.

Materiały zawarte na tej stronie są tłumaczeniem z języka angielskiego, wykonanym częściowo przez człowieka, a częściowo automatycznie. Materiały te są udostępnione dla Twojej wygody i należy je traktować jedynie jako ogólne źródło informacji. Nie ma jednak gwarancji, że są one kompletne bądź poprawne. Jeśli istnieje jakakolwiek rozbieżność między wersją angielską tej strony a jej tłumaczeniem, wersja angielska jest wersją obowiązującą i ma rozstrzygające znaczenie. Wyświetl anglojęzyczną wersję tej strony.